[发明专利]半导体器件和制造该半导体器件的方法

说明书

本发明公开一种半导体器件和制造该半导体器件的方法，该半导体器件包括半导体基板、第一埋入式栅极和第二埋入式栅极，该半导体基板包括单元区域、第二垫区域、以及设置在第二垫区域与单元区域之间的第一垫区域，第一埋入式栅极埋入到半导体基板的沟槽中并且从单元区域延伸到第二垫区域，第二埋入式栅极埋入到半导体基板的沟槽中，设置在第一埋入式栅极的上部上方，与第一埋入式栅极的上部间隔开，并且从单元区域延伸至第一垫区域。

技术领域

本发明涉及半导体器件，更具体地说，涉及根据接通状态或关断状态对与离子注入区域重叠的上方埋入式栅极施加不同电压的半导体器件，以及制造该半导体器件的方法。

背景技术

最近，大多数电子器件包括至少一个半导体器件。半导体器件包括例如晶体管、电阻器和电容器等电子元件，这些电子元件执行电子装置的功能且集成在半导体基板上。例如，诸如计算机或数字摄像机等电子装置可以包括用于存储信息的存储芯片和用于控制信息的处理芯片。存储芯片和处理芯片包括集成在半导体基板上的电子元件。

一直在增大半导体器件的集成度以满足消费者对高性能和低价位的要求。半导体器件的集成度的增大需要设计规则的容差变小，从而需要显著减小半导体器件的图案。尽管芯片面积与存储容量的增大成比例地增大，但随着半导体器件变得小型化并且更高度的集成化，实际形成有半导体器件图案的单位（unit）单元（cell，又称为晶胞）面积减小。因此，由于应当在有限的单位面积内形成更多数量的图案来获得期望的存储容器，因此，需要形成临界尺寸（CD：在预定条件下可得的最小图案尺寸）缩小的微细（精细）图案。

之前，已经开发出了用于形成微细图案的各种方法，包括例如使用相移掩模作为光掩模的方法、在晶片上形成能够增强图像对比度的独立薄膜的对比度增强层（CEL）方法、在两个光阻（photoresist，又称为光刻胶或光致抗蚀剂）膜之间设置例如旋涂玻璃（SOG）膜等中间层的三层胶（TLR）方法、以及选择性地将硅注入到光阻膜的上部中的硅烷化方法。

同时，随着半导体器件的集成度增加，沟道的长度缩短，因而从晶体管特性考虑，高密度沟道掺杂是必须的以防止刷新特性劣化。为了实现这点，新提出了减小位线电容的技术，其中，凹入式栅极结构构造为埋入式栅极结构，使得在位线的下部形成栅极并且减小了栅极与位线之间的电容以及位线的总电容这两种电容。

通常，在埋入式栅极的情况下，将半导体基板蚀刻至预定深度以形成沟槽，在整个基板上形成栅极金属以埋入沟槽中，然后以仅仅保留预定深度的栅电极的方式对栅电极执行回蚀工序。在回蚀工序中，回蚀深度可能出现变化（差异性）。

当回蚀深度出现变化时，结（junction，又称为接面）区域和栅极金属响应保留的栅极金属的厚度而彼此重叠。在该情况下，出现栅极引发漏极漏电流（GIDL），使得单元的保持时间缩短，从而造成半导体器件特性劣化。

发明内容

本发明涉及提供一种基本上消除了由现有技术的限制和缺点造成的一个或多个问题的半导体器件和制造该半导体器件的方法。

本发明的一个实施例涉及一种可以解决现有技术的如下问题的半导体器件和制造该半导体器件的方法：因为连接至栅极材料的结区域由于回蚀工序中的变化而使得单元保持时间缩短并且半导体器件特性劣化，所以出现GIDL。

根据本发明的一个方面，一种半导体器件包括：半导体基板，其包括单元区域、位于所述单元区域的一侧的第二垫区域、以及设置在所述单元区域与所述第二垫区域之间的第一垫区域，所述第一垫区域是与所述单元区域和所述第二垫区域连续的；第一埋入式栅极，其埋入到所述半导体基板的沟槽的底部中，并且从所述单元区域延伸到所述第二垫区域；以及第二埋入式栅极，其埋入到所述半导体基板的沟槽的底部中，与所述第一埋入式栅极的上部间隔开，并且从所述单元区域延伸至所述第一垫区域。

所述半导体器件还可以包括：第一金属触点，其形成在所述第一埋入式栅极的端部；以及第二金属触点，其形成在所述第二埋入式栅极的端部。