[发明专利]部分耗尽SOI MOSFET的测试结构及其形成方法

说明书

技术领域

本发明属于半导体技术领域，特别是涉及一种部分耗尽SOI MOSFET的测试结构及其形成方法。 

背景技术

绝缘体上硅（SOI）结构与常规的体硅衬底（bulk substrate）相比有诸多优点，例如：消除了闩锁效应，减小了器件的短沟道效应，改善了抗辐照能力等等。因此，很多半导体芯片制造商采用SOI衬底来制作MOSFET。 

SOI MOSFET可分为全耗尽SOI MOSFET（即FDSOI MOSFET）和部分耗尽SOI MOSFET（即PDSOI MOSFET）。SOI技术带来器件和电路性能提高的同时也不可避免地带来了不利的影响，其中最大的问题在于部分耗尽SOI器件的浮体效应（floating body effect）。当器件顶层硅膜的厚度大于最大耗尽层的宽度时，由于结构中埋入氧化层（BOX）的隔离作用，器件开启后一部分没有被耗尽的硅膜将处于电学浮空的状态，这种浮体结构会给器件特性带来显著的影响，称之为浮体效应。浮体效应会引起科克（kink）效应、漏击穿电压降低、反常亚阈值斜率等现象，从而影响器件性能。 

由于浮体效应对器件性能带来不利的影响，如何抑制浮体效应的研究，一直是SOI器件研究的热点。针对浮体效应的解决措施分为两类，一类是采用体接触方式使积累的空穴得到释放，一类是从工艺的角度出发采取源漏工程或衬底工程减轻浮体效应。所谓体接触，就是使埋入氧化层上方、硅膜底部处于电学浮空状态的体区和外部相接触，导致空穴不可能在该区域积累，因此这种结构可以成功地克服部分耗尽SOI MOSFET的浮体效应。 

基于上述体接触方式的原理，人们采取了很多结构来抑制部分耗尽SOI MOSFET的浮体效应。于2001年11月13日公开、公开号为US6316808B1的美国专利公开了一种T型栅的部分耗尽SOI MOSFET。图1是该部分耗尽SOI MOSFET的俯视图，图2是沿图1中AA截面的剖面图，结合图1及图2所示，所述T型栅的部分耗尽SOI MOSFET包括：半导体衬底1，其由下至 上依次包括硅基板11、埋入氧化层12、顶层硅13，半导体衬底1内形成有浅沟槽隔离结构2，以使该部分耗尽SOI MOSFET与形成在半导体衬底1上的其它器件电隔离开来；位于顶层硅13上方的T型栅4，其中，T型栅4由垂直相交的“一”型部及“|”型部构成构成，故T型栅4将顶层硅13划分为三个部分，所述三个部分分别用于形成位于顶层硅13内的源区51、漏区52以及体接触区53，其中，源区51和漏区52的掺杂类型与顶层硅13的掺杂类型相反，体接触区53的掺杂类型与顶层硅13的掺杂类型相同。此外，该部分耗尽SOI MOSFET的源区51、漏区52、体接触区53以及T型栅4分别通过不同的接触孔6被引出。 

对于上述T型栅的部分耗尽SOI MOSFET，因浮体效应积累在顶层硅13（即为体区）中的空穴可以经由接地的体接触区53释放掉，从而抑制部分耗尽SOI MOSFET的浮体效应。 

然而，上述T型栅的部分耗尽SOI MOSFET仅包含有一个体接触区，且所述体接触区仅位于器件的一端，导致只能将体区中所积累的部分空穴释放掉，其中，体区中越远离体接触区的空穴越难被释放掉、越靠近体接触区的空穴越容易被释放掉，因此，沿着逐渐靠近体接触区的方向即图1中的BB方向，体区中所积累的空穴越来越少，体区电势逐渐减小，换言之，不同体区位置的局部体区电势不同。 

测量T型栅的部分耗尽SOI MOSFET的不同体区位置的局部体区电势具有非常重要的意义。因此，亟需一种能够测量T型栅的部分耗尽SOI MOSFET在不同体区位置的局部体区电势的测试结构。 

发明内容

本发明的目的是提供一种能够测量T型栅的部分耗尽SOI MOSFET在不同体区位置的局部体区电势的测试结构。 

具体地，本发明所提供的部分耗尽SOI MOSFET的测试结构包括： 

测试用MOSFET、多个测试接触区，及第一隔离结构； 

所述测试用MOSFET包括：具有顶层硅的SOI半导体衬底；位于所述顶层硅上方的T型栅，包括“一”型部及“|”型部；位于所述顶层硅内的源区、 漏区及体接触区； 

所述多个测试接触区沿所述“|”型部的延伸方向间隔排列，并位于所述源区的远离所述“|”型部的一侧的顶层硅内； 

所述第一隔离结构的深度不小于所述顶层硅的厚度，并位于相邻两个所述测试接触区之间。