[发明专利]部分耗尽SOI MOSFET的测试结构及其形成方法

权利要求书

1.一种部分耗尽SOI MOSFET的测试结构，其特征在于，包括：

测试用MOSFET、多个测试接触区，及第一隔离结构；

所述测试用MOSFET包括：具有顶层硅的SOI半导体衬底；位于所述顶层硅上方的T型栅，包括“一”型部及“|”型部；位于所述顶层硅内的源区、漏区及体接触区；

所述多个测试接触区沿所述“|”型部的延伸方向间隔排列，并位于所述源区的远离所述“|”型部的一侧的顶层硅内；

所述第一隔离结构的深度不小于所述顶层硅的厚度，并位于相邻两个所述测试接触区之间。

2.根据权利要求1所述的测试结构，其特征在于，还包括：多个第二隔离结构，位于所述多个测试接触区和所述源区之间，所述第二隔离结构的深度小于所述顶层硅的厚度，且所述第一隔离结构也位于相邻两个第二隔离结构之间。

3.根据权利要求1所述的测试结构，其特征在于，所述测试接触区为掺杂区，所述掺杂区的掺杂类型和顶层硅的掺杂类型相同。

4.根据权利要求3所述的测试结构，其特征在于，所述源区和漏区的掺杂类型为N型，所述顶层硅、体接触区及测试接触区的掺杂类型为P型。

5.根据权利要求1所述的测试结构，其特征在于，还包括：位于所述测试接触区上方的接触孔。

6.一种如权利要求1所述的部分耗尽SOI MOSFET的测试结构的形成方法，其特征在于，包括：

提供SOI半导体衬底，所述衬底包括顶层硅；

在所述衬底内形成第一隔离结构；

形成所述第一隔离结构之后，在所述顶层硅上方形成T型栅；

形成T型栅之后，在所述顶层硅内形成源区和漏区；

形成T型栅之后，在所述顶层硅内形成体接触区和多个间隔排列的测试接触区。

7.根据权利要求6所述的形成方法，其特征在于，在所述顶层硅内形成体接触区和测试接触区的方法包括：

形成图形化光刻胶层；

以所述图形化光刻胶层为掩模进行离子注入，以在所述顶层硅内同时形成体接触区和测试接触区。

8.根据权利要求7所述的形成方法，其特征在于，所述离子注入的工艺参数包括：注入离子为硼，注入离子剂量为1E13/cm²～1E15/cm²，注入离子能量为5keV～15keV。

9.根据权利要求6所述的形成方法，其特征在于，形成T型栅之前，还包括在所述衬底内形成多个第二隔离结构的步骤，所述多个第二隔离结构位于所述多个测试接触区和所述源区之间，且深度小于所述顶层硅的厚度，所述第一隔离结构位于相邻两个第二隔离结构之间。

10.根据权利要求9所述的形成方法，其特征在于，在所述衬底内形成第一隔离结构及多个第二隔离结构的方法包括：

在所述衬底上形成第一图形化光刻胶层；

去除未被第一图形化光刻胶层覆盖住的顶层硅，以形成沟槽，所述沟槽的深度小于顶层硅的厚度；

去除第一图形化光刻胶层之后，在所述顶层硅及沟槽上形成第二图形化光刻胶层，所述第二图形化光刻胶层暴露出部分所述沟槽，所述沟槽的被所述第二图形化光刻胶层覆盖住的部分定义为第二沟槽；

去除未被第二图形化光刻胶层覆盖住的沟槽下方的顶层硅，以形成第一沟槽，所述第一沟槽的深度不小于顶层硅的厚度；

在所述第一沟槽及第二沟槽内形成绝缘层，以形成所述第一隔离结构及第二隔离结构。