[发明专利]封装基板及其制法

说明书

一种封装基板及其制法，该封装基板包括具有顶表面和底表面的基板本体、形成于该基板本体顶表面上的绝缘保护层、埋设且外露于该绝缘保护层中的中介层、及设于该中介层上或嵌埋于其中的被动组件。借由将被动组件整合于该封装基板中，当芯片设于该中介层上时，可缩短该芯片与被动组件之间的导电路径，而使芯片的脚位电压能保持稳定，因而能增进整体电性效能。

技术领域

本发明涉及一种封装基板及其制法，尤指一种嵌埋有中介层的封装基板及其制法。

背景技术

随着电子产业的蓬勃发展，电子产品在型态上逐渐趋于轻薄短小，在功能上则逐渐迈入高性能、多功能、与高速度化的研发方向，致使半导体芯片的布线密度愈来愈高，而以纳米尺寸作单位。因此，目前所用以承载芯片的封装基板（如覆晶式载板）已无法配合高线路密度的半导体芯片，因而业界遂发展出一种3D-SiP（System-in-package）封装工艺。

请参阅图1，其为一种现有3D-SiP封装件1的剖视图，如图1所示，其通过于一封装基板1’与一半导体芯片15之间增设一硅中介层（Silicon interposer）12，该硅中介层12采用硅穿孔（Through-silicon via,TSV）技术而具有多个贯穿且用以电性连接的导电穿孔121，且于该硅中介层12上形成一线路重布结构（Redistribution layer,RDL）122，令该些导电穿孔121的一端电性结合间距较大的封装基板1’，而该线路重布结构122则电性结合间距较小的半导体芯片15，使该封装基板1’可结合具有高布线密度的半导体芯片15，之后，再将封装件设置于一电路板9上。故借由该硅中介层12，不仅可解决缺乏可配合的载板的问题，且不会改变IC产业原本的供应链（supply chain）及基础设备（infrastructure），进而使最终的半导体封装件具有高整合度、高效率、低耗电、小体积与低成本的优势。

然而，现有3D-SiP封装件1中，该封装基板1’仅能堆栈例如半导体芯片15的主动组件，而无法同时设置该些被动组件14，也就是须将该些被动组件14设置于该电路板9上，故该半导体芯片15与该被动组件14之间的导电路径过长，因而该半导体芯片15的电压容易出现不稳定现象，致使最终电子产品的电性效能无法大幅提升。

此外，因该些被动组件14设于该电路板9上，故该些被动组件14不仅占用该电路板9的布设面积，且减少该电路板9的布线空间，因而难以缩小产品的体积，且将减少产品的功能。

因此，如何克服现有技术中的种种问题，实已成目前亟欲解决的课题。

发明内容

为解决上述现有技术的种种问题，本发明的主要目的在于揭露一种封装基板及其制法，可缩短该芯片与被动组件之间的导电路径，而使芯片的脚位电压能保持稳定，因而能增进整体电性效能。

本发明的一实施例提出一种封装基板，其整合有中介层与被动组件。该封装基板可包括：基板本体，其具有线路、相对的第一表面和第二表面，该第一表面具有多个电性接触垫；绝缘保护层，其形成于该基板本体的第一表面上；中介层，其埋设于该绝缘保护层中并电性连接该基板本体，且该中介层具有多个贯穿的导电穿孔及外露于该绝缘保护层的线路重布结构；以及至少一被动组件，其设于该基板本体的第一表面之上。

其中，该被动组件设于该线路重布结构上，且电性连接该中介层。

其中，该被动组件设于该绝缘保护层上，且借由形成于该绝缘保护层中的导电组件电性连接该电性接触垫。

其中，该导电组件的材质为导电胶或电镀金属。

其中，该导电组件为柱体。

其中，该绝缘保护层具有至少一外露该电性接触垫的开口，使该被动组件设于该开口中的电性接触垫上。

其中，该封装基板还包括至少一另一被动组件，其嵌埋于该基板本体中。