[发明专利]半导体封装件及其制法

说明书

技术领域

本发明涉及一种半导体封装件，尤指一种无封装基板的半导体封装件及其制法。

背景技术

随着半导体技术的演进，半导体产品已开发出不同封装产品型态，而为追求半导体封装件的轻薄短小，因而发展出一种芯片级封装件(chip scale package,CSP)，其特征在于此种芯片级封装件仅具有与芯片尺寸相等或略大的尺寸。

如图1A至图1E，其为现有无封装基板的芯片级的半导体封装件1的制法的剖面示意图。

如图1A所示，形成一热化离型胶层（thermal release tape）100于一承载件10上。

如图1B所示，置放多个半导体芯片11于该热化离型胶层100上，该些半导体芯片11具有相对的主动面11a与非主动面11b，各该主动面11a上均具有多个电极垫110，且各该主动面11a粘着于该热化离型胶层100上。

如图1C所示，以模压（molding）方式形成绝缘材12于该热化离型胶层100上，以包覆该半导体芯片11。

如图1D所示，进行烘烤工艺以硬化该绝缘材12而成为封装体13，而同时该热化离型胶层100因受热后会失去粘性，所以可一并移除该热化离型胶层100与该承载件10，以外露该半导体芯片11的主动面11a。

如图1E所示，进行线路重布层（Redistribution layer,RDL）工艺，形成一线路重布结构18于该封装体13与该半导体芯片11的主动面11a上，令该线路重布结构18电性连接该半导体芯片11的电极垫110。之后，将整片的封装体13进行切单作业，以完成一无封装基板的封装结构。通过免除该封装基板，使该封装件达到轻薄短小的目的，以符合现代电子产品潮流的产品。

然而，现有半导体封装件1的制法中，以封胶材料(Molding compound)作为绝缘材12，其杨氏系数(Young's modulus)大，因而较硬较脆，所以该半导体封装件1的翘曲（warpage）程度较大，致使后续形成的线路重布结构18与该半导体芯片11的电极垫110间的对位将产生偏移，而当偏移公差过大时，该线路重布结构18将无法与该半导体芯片11的电极垫110连接，导致该线路重布结构18与该半导体芯片11间的电性连接受到极大影响，因而造成良率过低及产品可靠度不佳等问题。

此外，仅于该封装体13的一侧形成线路重布结构18，已无法符合终端产品的多任务需要。

因此，遂研发出如图1’及图1”所示的结构，以使该封装体13的两侧可接置电路板、半导体芯片、被动组件1b或其它封装件1a。

如图1’及图1”所示，现有半导体封装件1’于一封装体13的第一表面13a内侧嵌埋一半导体芯片11，且于该封装体13中具有连通其第一与第二表面13a,13b的导电通孔14，并于该封装体13的第一与第二表面13a,13b上分别形成第一与第二线路重布结构15,16，以令该第一线路重布结构15电性连接该半导体芯片11，且该导电通孔14电性连接该第一与第二线路重布结构15,16，致使该半导体芯片11电性连接该导电通孔14与第二线路重布结构16。再于该第一线路重布结构15上形成如焊球的导电组件17，以接置如电路板的电子装置（图未示），又于该第二线路重布结构16上接置如半导体芯片、被动组件1b或另一封装件1a的电子结构。

其中，该半导体封装件1’的工艺中，将如ABF（Ajinomoto Build-up Film）或其它杨氏系数较小的介电材作为绝缘材12以压合该半导体芯片11，所以可避免因翘曲过大而无法进行后续的RDL等工艺。

但是，于该半导体封装件1’的工艺中，因使用杨氏系数较小的介电材，致使该半导体封装件1’的结构强度不佳，因而于后续接置半导体芯片、被动组件1b或其它封装件1a时，会使下方的封装体13的结构发生翘曲或该第二线路重布结构16发生塌陷(如图1”的虚线范围A)等缺点。

此外，因该半导体芯片11与介电材的杨氏系数相差过大，致使应力会集中于该第一线路重布结构15的部分区域，而使该第一线路重布结构15发生碎裂（crack）（如图1’及图1”的虚线范围B）的问题。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

发明内容

鉴于上述现有技术的种种缺失，本发明的主要目的在于提供一种半导体封装件及其制法，以增加该封装体的强度，进而增加半导体封装件的结构强度。