[发明专利]低功耗主从触发器

说明书

本发明涉及低功耗主从触发器。在主从触发器中，主锁存器具有第一和第二三态级以及第一反馈级。从锁存器具有第三和第四三态级，以及第二反馈级。提供了具有相反相位的第一和第二时钟开关。第一时钟开关配置在第一或第四三态级中的一个中，并且第一和第四三态级中的另一个共享第一时钟开关。第二时钟开关配置在第二或第三三态级中的一个中，并且第二和第三三态级中的另一个共享第二时钟开关。第二三态级还具有附加的一对互补器件，其具有互相串联连接的信号路径，并且都由从锁存器数据输出门控。该触发器减少了时钟开关的数量和时钟开关的功耗。

背景技术

本发明涉及一种数字逻辑电路，并且更特别的，涉及低功耗主从触发器。

主从触发器被广泛使用在数字逻辑电路中。通常一个主从D触发器有两个串联连接的并且由两相时钟信号驱动的门控锁存器。主锁存器在时钟信号第一相位的下降沿寄存输入信号的值，时钟信号第一相位的下降沿是主锁存器的有效时钟沿。从锁存器在接下来的反相时钟信号下降沿寄存来自主锁存器的输出信号的值，反相时钟信号下降沿是从锁存器的有效时钟沿。

由于大量的锁存器可能用于一个典型的集成电路(IC)，锁存器的功耗会很显著。已采用了各种技术来减少这种功耗。然而，大多数这些技术具有增加电路面积和/或导致性能损失，如增加设置或保持时间，时钟毛刺和不稳定操作风险的缺点，。

因此，能在减少IC中触发器功耗的同时避免部分或全部这些缺点是有利的。

附图说明

本发明以举例的方式说明，并不限于附图所示相关实施例，附图中同样的标记表示类似的元件。图中的元件用于简单清晰的说明，并且不一定是按比例绘制的。

图1是现有的主从D触发器的原理电路图；

图2是说明现有触发器的原理电路图，其中四个三态级共享两个时钟开关，导致逻辑争用；

图3是以示例方式给出的，根据本发明的一实施例的主从D触发器的原理电路图，以及；

图4是以示例方式给出的，根据本发明的另一实施例的主从D触发器的原理电路图。

具体实施方式

下面的触发器的例子使用正电压信号对应于断言的(asserted)逻辑真值，以及零电压信号对应于去断言的(de-asserted)逻辑假值来描述。然而，应当理解，描述的触发器可能采用零(或负的)电压信号对应于断言的逻辑真值，以及正的电压信号对应于去断言的逻辑假值。此外，在例子中描述了特定的导电类型或电位极性，但应当理解，例子可采用相反的导电类型和极性。

图1示出了一个已知的主从D触发器100，其包括主锁存器101和从锁存器102。时钟源103接收系统时钟信号CK并且包括一对串联连接的反相器104和106以从系统时钟信号CK产生反相时钟信号CN和同相时钟信号C，并且将时钟信号C和CN提供给触发器100。

主锁存器101具有第一和第二三态级108和110(其具有各自的数据输入、数据输出、和时钟开关)，用于从第一和第二三态级108和110的数据输出至第二三态级110的数据输入的正反馈的第一反馈级INV1。第一三态级108和第二三态级110的时钟开关反相。

类似地，从锁存器102具有第三和第四三态级112和114(其具有各自的数据输入、数据输出、和时钟开关)，用于从第三和第四三态级112和114的数据输出至第四三态级114的数据输入的正反馈的第二反馈级INV2。第三三态级112和第四三态级114的时钟开关反相。

操作上，第一三态级108的数据输入从输入端118接收数据输入信号。第三三态级112的数据输入从第一反馈级INV1的输出(其是主锁存器101的输出)接收数据信号。从锁存器102的输出信号Q(其是触发器100的输出)，出现在第二反馈级INV2的输出端120。