[发明专利]存储器结构及其制造方法与半导体元件

说明书

技术领域

本发明是有关于一种半导体元件，且特别是有关于一种能降低位线阻值的存储器结构及其制造方法与半导体元件。

背景技术

近年来存储器元件的工艺已往纳米世代发展，从早年的数百纳米工艺到最近40纳米以下的工艺。虽然每一个工艺技术可以较前代技术增加产量，但工艺良率的稳定度与元件的效率等问题却日益困难。

以40纳米工艺为例，因为工艺的设计规范(design rule)限制，所以几乎只能用铜工艺制作位线。而且，随着元件尺寸缩小，位线的片电阻不可避免地也会增加，而影响元件效率。

发明内容

本发明的目的在于提供一种存储器结构，能在元件尺寸缩小的同时防止位线片电阻增加。

本发明的另一目的在于提供一种存储器结构的制造方法，能在工艺的设计规范下将位线的线宽扩大至2倍以上。

本发明的又一目的在于提供一种半导体结构，可将铝工艺用于40nm世代以下的元件。

本发明的存储器结构的制造方法包括形成多个存储器元件，然后形成多条位线分别连接各个存储器元件，其中所述位线是由互相平行的双层位线所构成。

在本发明的一实施例中，上述存储器元件包括存储单元或存储器串列。

在本发明的一实施例中，上述位线包括铝层或铜内连线。

在本发明的一实施例中，上述位线的线宽大于工艺的设计规范的下限。

在本发明的一实施例中，形成上述位线的方法包括在多个存储器元件上形成多条第一位线以及形成多条该第二位线，每条该第二位线在两相邻的该第一位线之间的上方。

在本发明的一实施例中，在形成多条第一位线之前还包括形成多个第一层位线接触窗，用以分别与各第一位线电性接触。

在本发明的一实施例中，在形成该多条第二位线之前还包括于第一层位线接触窗的上方形成多个第二层位线接触窗，用以分别与各第二位线电性接触。

在本发明的一实施例中，形成第二层位线接触窗与第二位线的方法是单一图案化工艺。

在本发明的一实施例中，上述第二层位线接触窗包括钨接触窗或铜接触窗。

本发明的半导体结构包括多个半导体元件以及多条内连线。内连线分别连接各个半导体元件，且这些内连线是由互相平行的双层导线所构成。

在本发明的另一实施例中，上述半导体元件包括存储器元件。

在本发明的另一实施例中，上述内连线包括铝层或铜内连线。

在本发明的另一实施例中，上述内连线的线宽大于工艺的设计规范的下限。

在本发明的另一实施例中，上述内连线中不同层的导线在布局上有部份重叠。

在本发明的另一实施例中，上述双层导线包括多条第一导线以及多条第二导线，每一第二导线位于两相邻的第一导线之间的上方。

在本发明的另一实施例中，上述半导体结构还包括多个第一层接触窗以及多个第二层接触窗，第一层接触窗分别与各第一导线电性接触，第二层接触窗位于第一层接触窗的上方，其中各个第二层接触窗分别与各个第二导线电性接触。

在本发明的另一实施例中，上述多个第二层接触窗交错配置。

在本发明的另一实施例中，上述第二层接触窗与第二导线是以单一图案化工艺形成的。

在本发明的另一实施例中，上述第二层接触窗包括钨接触窗或铜接触窗。

基于上述，本发明的结构因为将互相平行的位线分为双层结构，所以当元件尺寸缩小的同时，位线的线宽仍能超出工艺之设计规范两倍以上，所以可降低位线片电阻，甚至用铝取代40nm世代以下的铜工艺。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A-1至图1F-3是依照本发明的第一实施例的一种存储器结构的制造流程示意图。

图2A-1至图2C是依照本发明的第二实施例的一种存储器结构的制造流程示意图。

图3A至图3E是依照本发明的第三实施例的一种存储器结构的制造流程上视图。

其中，附图标记说明如下：

100、300：衬底

102、302：隔离结构

104、304：掺杂区

106、306a、306b：第一层位线接触窗

108：第一接触窗

110：介层窗

112、114、132：介电层

116：阻障层

118、308：蚀刻终止层

120：氧化层