[发明专利]输出缓冲器

说明书

输出缓冲器包含一输入输出端、一电压源、一第一晶体管及一第二晶体管。该第一晶体管包含一耦接于该输入输出端的第一端、一耦接于该电压源的第二端，及一耦接于该电压源的控制端。该第二晶体管包含一耦接于该输入输出端的第一端、一耦接于该电压源的第二端，及一耦接于该电压源的控制端。该第一晶体管的控制端与该第二晶体管的控制端的布局方向是实质上相垂直，且该第一晶体管的击穿电压是高于该第二晶体管的击穿电压。

技术领域

本发明是关于一种输出缓冲器，尤指一种具有互相垂直晶体管架构的输出缓冲器。

背景技术

为了加强电子电路抗噪声干扰的能力，通常在输出或输入端附加缓冲器。此外，具有缓冲器的电路还有输出波形对称、交流电压增益大、带宽窄、输入电容比较小等优点。不过，由于附加了缓冲器，也带来了一些缺点。例如传输延迟时间加大。

请参考图1、图2及图3，图1为已知技术输出缓冲器100的示意图，图2为图1的晶体管产生转折(snapback)现象的示意图，且图3为已知技术对图1输出缓冲器100增加电阻30的示意图。如图1所示，输出缓冲器100包含一第一晶体管12及一第二晶体管22，第二晶体管22用来作为静电放电电路。然而若输出缓冲器100有静电放电(electrostatic discharge，ESD)现象时，则输入输出端I/O的电流-电压曲线会如图2所示产生转折现象，而理想电流-电压曲线应如图2中虚线部分所示。为了改善输入输出端I/O的电流-电压曲线，通常会希望加快第二晶体管22的导通，一种方法是如图3所示，于第二晶体管22的控制端与第一电压源VSS之间增加电阻30，以使第二晶体管22比第一晶体管21更快地导通，然而电阻30会占用额外的空间，而造成输出缓冲器100在设计上的困难。

发明内容

本发明的一实施例是关于一种输出缓冲器，包含一输入输出端、一第一电压源、一第一晶体管及一第二晶体管。该第一晶体管包含一耦接于该输入输出端的第一端、一耦接于该第一电压源的第二端，及一耦接于该第一电压源的控制端。该第二晶体管包含一耦接于该输入输出端的第一端、一耦接于该第一电压源的第二端，及一耦接于该第一电压源的控制端。该第一晶体管的控制端与该第二晶体管的控制端的布局方向是实质上相垂直，且该第一晶体管的击穿电压是高于该第二晶体管的击穿电压。

本发明的另一实施例是关于一种输出缓冲器，包含一有源区、一第一金属氧化物半导体晶体管及一第二金属氧化物半导体晶体管。该第一金属氧化物半导体晶体管包含一第一栅极；一第一源极及一第一漏极。该第一栅极是沿一第一方向布局于该有源区上，该第一源极是形成于该第一栅极的第一侧，且该第一漏极是形成于该第一栅极的第二侧。该第二金属氧化物半导体晶体管包含一第二栅极、一第二源极及一第二漏极。该第二栅极是沿一第二方向布局于该有源区上，该第一方向与该第二方向是实质上相垂直。该第二源极是形成于该第二栅极的第一侧。该第二漏极是形成于该第二栅极的第二侧，且该第一漏极是与该第二漏极相连通。该第一金属氧化物半导体晶体管的击穿电压是高于该第二金属氧化物半导体晶体管的击穿电压。

通过本发明实施例的设置，输出缓冲器可在不额外增加无源元件的情况下，使第二晶体管比第一晶体管更快速地被导通，以避免电流-电压曲线产生转折现象。

附图说明

图1为已知技术输出缓冲器的示意图。

图2为图1的晶体管产生转折现象的示意图。

图3为已知技术对图1输出缓冲器增加电阻的示意图。

图4为本发明第一实施例输出缓冲器的示意图。

图5为图4输出缓冲器的结构示意图。

图6为本发明第二实施例输出缓冲器的示意图。

图7为图6输出缓冲器的结构示意图。

图8为本发明第三实施例输出缓冲器的示意图。