[发明专利]降低可重构阵列结构功耗的方法和低功耗可重构阵列结构

说明书

技术领域

本发明涉及集成电路设计领域，具体涉及一种降低可重构阵列结构功耗的方法和低功耗可重构阵列结构。

背景技术

可重构计算是一种将软件的灵活性和硬件的高效性结合在一起的计算方式，比如现场可编程逻辑门阵列（Field Programmable Gate Array，FPGA）。其与普通微处理器之间的区别在于不仅可以改变控制流，还可以改变数据通路（Data Path）的结构，具有高性能、低硬件开销和功耗、灵活性好、扩展性好的优点。目前主要应用于媒体处理、模式识别、基带处理等计算密集型的算法。随着嵌入式处理器普遍要求缩短设计周期、降低设计和开发成本，另外最终市场和技术的不确定性越来越大，可重构处理逐步成为嵌入式处理器国际发展的趋势。不仅如此，在很多高性能计算的领域它也有所涉足，包括结构分析、计算流体力学、分子模拟、生物信息、计算化学、地震地质、油气勘探、数值气象、宇宙学研究等。

新的半导体工艺为可重构处理器带来千万门级电路的技术，从而为可重构处理器提供足够的面积，在速度上，可重构处理器的性能正在接近专用定制芯片，在具备软件灵活性的同时还能拥有较高的能量效率。在这些变化影响下，可重构计算在技术路线上逐步走上动态重构、粗颗粒度并行硬件、异构多核的道路。例如欧洲微电子中心的ADRES处理器由紧耦合的超长指令字处理器内核和粗颗粒度并行矩阵计算的可重构硬件构成。惠普公司的CHESS处理器则由大量可重构算术计算单元阵列构成。欧洲委员会的Morpheus计划所完成的可重构处理器则在一个片上系统中综合了不同粒度的可重构阵列。

目前可重构处理器为了降低功耗，主要采用多电压域技术或动态电压调节技术。

多电压域技术是属于电路层的低功耗技术，例如对一个可重构处理器使用可配置双电压的技术，根据阵列内每个算子的速度选择其工作电压，需要保证电路满足时序约束，所有路径延时不超过关键路径。该技术使用固定的低电源电压，所有使用延时低于某个标准值的算子的算术逻辑单元都将可以使用低电压供电以降低其功耗。该技术未考虑可重构处理器的灵活性，使用固定电压获得的电路功耗还有进一步优化的空间。

动态电压调节技术是指：根据其每个配置的运行速度选择其工作电压和频率，以到达降低功耗的目的，其发掘的是配置层的时序富余，效果依赖于应用的时域差异性，尤其是应用中存在的对性能要求较低的时刻。该技术为每个电路单元设计两个门控电源，门控管一般由1-2比特的配置信号控制，为每个电路单元选择其电源电压。当门控管由2比特信号控制时，该技术还可以起到门控电源的作用，关断某些未使用的电路单元。该技术不能发掘配置内电路层的时序富余，所以功耗优化的效果不够理想。

但单纯采用其中一种技术，能耗降低的程度有限，亟需一种新的降低可重构阵列结构功耗的方法及装置。

发明内容

本发明旨在至少在一定程度上解决上述技术问题之一或至少提供一种有用的商业选择。为此，本发明的一个目的在于提出一种降低可重构阵列结构功耗的方法。本发明的另一个目的在于提出低功耗可重构阵列结构。

根据本发明实施例的降低可重构阵列结构功耗的方法，可重构单元在高工作电压V_DDH和低工作电压V_DDL的双电压下工作，其中所述低工作电压V_DDL动态可调。

在本发明的一个实施例中，所述低工作电压V_DDL的最优值通过以下方法得到：S1.获得算数逻辑单元每个算子的延时、算数逻辑单元每个算子的使用次数，以及由工艺决定的所述延时与电压的函数；S2.计算低电压的每个电平A对应的功耗降，比较获得最高功耗降和对应的最优的低电压电平，作为所述低工作电压V_DDL最优值。

在本发明的一个实施例中，所述步骤S2中，所述电平A对应的功耗降的计算公式为其中i表示算子的序号，I表示互联模块，V(i,A)表示第i个算子在给定的电平A下的工作电压，P_I表示互联模块的平均功耗。

在本发明的一个实施例中，所述步骤S2中，为确保在低电压重新分配分配给阵列结构中的过程中，新的路径延时不超过原始关键路径延时，受到下列不等式的约束：其中D_A为算数逻辑单元的延时，D_I为互联单位的延时，D_C关键路径的延时，u为路径在V_DDL下的延时和在所述V_DDH下的延时的比例。