[发明专利]降低可重构阵列结构功耗的方法和低功耗可重构阵列结构

权利要求书

1.一种降低可重构阵列结构功耗的方法，其特征在于，可重构单元在高工作电压V_DDH和低工作电压V_DDL的双电压下工作，其中所述低工作电压V_DDL动态可调。

2.如权利要求1所述的降低可重构阵列结构功耗的方法，其特征在于，所述低工作电压V_DDL的最优值通过以下方法得到：

S1.获得算数逻辑单元每个算子的延时、算数逻辑单元每个算子的使用次数，以及由工艺决定的所述延时与电压的函数；

S2.计算低电压的每个电平A对应的功耗降，比较获得最高功耗降和对应的最优的低电压电平，作为所述低工作电压V_DDL最优值。

3.如权利要求1所述的降低可重构阵列结构功耗的方法，其特征在于，所述步骤S2中，所述电平A对应的功耗降的计算公式为其中i表示算子的序号，I表示互联模块，V(i,A)表示第i个算子在给定的电平A下的工作电压，P_I表示互联模块的平均功耗。

4.权利要求1所述的降低可重构阵列结构功耗的方法，其特征在于，所述步骤S2中，为确保在低电压重新分配分配给阵列结构中的过程中，新的路径延时不超过原始关键路径延时，受到下列不等式的约束：其中D_A为算数逻辑单元的延时，D_I为互联单位的延时，D_C关键路径的延时，u为路径在V_DDL下的延时和在所述V_DDH下的延时的比例。

5.一种低功耗可重构阵列结构，包括多个可重构单元，每个所述可重构单元包括：算术逻辑单元、互联单元、电压转换器，其特征在于，所述可重构阵列还包括：静态的高工作电压V_DDH输入端和动态可调的低工作电压V_DDL输入端，其中所述低工作电压V_DDL输入端与编译器和直流-直流变换器相连，并且每个所述可重构单元还包括：双电压门控电路，其中，

所述编译器用于计算低工作电压V_DDL的最优值，所述直流-直流变换器用于根据所述编译器的计算结果进行电压数值变换，所述双电压门控电路与所述互联单元相连，用于为所述可重构单元选择性地提供所述V_DDH或所述V_DDL。

6.如权利要求5所述的低功耗可重构阵列结构，其特征在于，所述编译器进一步包括：

参数获取单元，用于获取算数逻辑单元每个算子的延时、算数逻辑单元每个算子的使用次数，以及由工艺决定的所述延时与电压的函数；

计算处理单元，用于计算低电压的每个电平A对应的功耗降，比较获得最高功耗降和对应的最优的低电压电平，作为所述低工作电压V_DDL最优值。

7.如权利要求5所述的低功耗可重构阵列结构，其特征在于，所述计算处理单元中，所述电平A对应的功耗降的计算公式为其中i表示算子的序号，I表示互联模块，V(i,A)表示第i个算子在给定的电平A下的工作电压，P_I表示互联模块的平均功耗。

8.如权利要求5所述的低功耗可重构阵列结构，其特征在于，所述计算处理单元中，为确保在低电压重新分配分配给阵列结构中的过程中，新的路径延时不超过原始关键路径延时，受到下列不等式的约束：其中D_A为算数逻辑单元的延时，D_I为互联单位的延时，D_C关键路径的延时，u为路径在V_DDL下的延时和在所述V_DDH下的延时的比例。