[发明专利]一种基于标准PCIe上行端口的IO扩展架构方法

说明书

技术领域

本发明涉及涉及计算机和通信领域，具体地说，本发明涉及一种基于标准PCIe上行端口的IO扩展架构方法。

背景技术

目前，基于X86处理器的系统，使用专有的系统总线，如Intel的QPI总线和AMD的HT总线，传统设备挂接在系统总线延伸出的DMI或者A-Link上，PCIe/PCI桥接电路也挂在系统总线上，逻辑关系如图1所示。

X86处理器A1一上电就可以访问传统设备（包括BIOS）A3，在BIOS执行过程中通过PCIe/PCI桥A2配置PCIe/PCI通路和设备。

但是，申威处理器没有使用国外公司专有的系统总线，但要利用市场上众多的外部设备，就集成了标准的PCIe根联合体，没有直接挂接传统设备的接口。申威处理器无法做到一上电就访问传统设备。

发明内容

本发明解决的问题是基于申威处理器的系统的I/O扩展问题和处理器上电启动问题。

为了解决上述问题，根据本发明，提供了一种用于申威处理器的基于标准PCIe上行端口的IO扩展架构方法，其包括：进行分层多级总线扩展，其中多级总线的根在于申威处理器的标准PCIe接口，处理器提供带外的串口，按照总线带宽的高低确定总线离处理器的远近，将BIOS芯片挂在最远的地方；执行申威处理器硬件的初始配置、并初始执行代码，通过带外串口注入到申威处理器的内部寄存器和指令高速缓存中，完成处理器的启动配置，使处理器执行启动代码；通过申威处理器的初始执行代码完成存控的训练和主存的初始化，并通过一次PCI设备深度优先的枚举操作，完成申威处理器到BIOS访问通路的构建，由此可以实现快速执行BIOS代码。

带外串口基于共同时钟，数据收发速率高达25Mbps，系统端的数据收发可以选择在时钟的上升沿或者下降沿，一对一的双向传输方式；在深度睡眠状态下，PCIe上行端口停止工作，用于唤醒的中断通过带外串口传递到申威处理器的中断控制器，使处理器推出深度睡眠状态。

优选地，将传统设备挂接在离处理器最远的总线上，通过各级总线仲裁优先级的配置。从而，保证各级设备在带宽、延迟等方面的服务质量要求。

优选地，初始执行代码内含PCI设备枚举功能，用于将传统I/O空间分配给首个下一级总线。

优选地，带外串口采用同步的物理层，且时钟和数据的相位关系在系统端可配，链路层以包的形式传输，请求和响应之间没有严格的时序要求。

优选地，链路层的包的传输是连续，不可暂停，以特定的命令码和响应码标识包的开始和长度。

优选地，中断使用一个特定的命令码和包格式，以包的方式传递给处理器。

优选地，根据实际系统的需要，增强或弱化其中的某级总线挂接设备的能力。

附图说明

结合附图，并通过参考下面的详细描述，将会更容易地对本发明有更完整的理解并且更容易地理解其伴随的优点和特征，其中：

图1示意性地示出了传统设备的逻辑关系。

图2是本发明I/O扩展架构方法的一种实施方式示意图；

图3是本发明I/O扩展架构方法的一种实施例示意图；

图4是本发明I/O扩展架构方法的另一种实施例示意图；

图5是本发明系统启动方法一种实施方式示意图；

图6是本发明系统唤醒方法的一种实施方式示意图。

需要说明的是，附图用于说明本发明，而非限制本发明。注意，表示结构的附图可能并非按比例绘制。并且，附图中，相同或者类似的元件标有相同或者类似的标号。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

为解决现有技术的上述问题，在本发明提供的用于申威系统的I/O扩展架构方法中，使用标准PCIe上行端口的分层多级总线扩展，第一级为PCIe总线，第二级为PCI总线，第三级为传统总线，其中BIOS挂在传统总线下；通过带外的同步串行通路注入申威处理器所需的初始配置和初始执行代码，初始执行代码只需一次深度优先的枚举，就完成了传统设备的访问通路构建，使得申威处理器可以快速获取BIOS内容；通过带外的同步串行通路，可向CPU发出不可屏蔽中断，用于睡眠状态下的唤醒等目的。

其中，在本发明中，术语“传统设备”指的是计算机中除处理器之外的其它设备。

更进一步地说，为解决现有技术的上述问题，本发明提供一种基于标准PCIe上行端口的I/O扩展架构方法，包括：