[发明专利]半导体存储装置以及该半导体存储装置的驱动方法

说明书

技术领域

本文所讨论的实施例涉及一种包括p沟道存储晶体管的半导体存储装置以及一种该半导体存储装置的驱动方法。

背景技术

近年来，以闪存为代表的非易失性存半导体存储装置普遍被用作各种电子器件的数据存储元件。作为非易失性半导体存储装置所需的重要特性之一是数据保持特性（data retention characteristics）。为了改善数据保持特性，重要的是要改善装置的结构并且减缓操作时的干扰应力以抑制存储数据的损坏。

以下是相关的实例：日本专利号3962769；日本专利号4113559；日本专利号4522879；日本特开专利公开号11-003595；日本特开专利公开号11-177069；日本特开专利公开号2001-210808；日本特开专利公开号2005-328023；日本特开专利公开号2005-510889；日本特开专利公开号2007-073894；日本特开专利公开号2009-147304；日本特开专利公开号2009-212292；以及日本特开专利公开号2011-171582。

因而，需要具有更高性能的半导体存储装置，该装置的可靠性通过减缓操作时的干扰应力而得到改善。

发明内容

因此，实施例的一个方案的目的是提供一种具有较高稳定性和较高性能的半导体存储装置以及该半导体存储装置的驱动方法。

根据实施例的一个方案，提供了一种半导体存储装置，包括：第一n阱，形成在半导体衬底中；第二n阱，形成在所述半导体衬底中并且与所述第一n阱电性隔离；第一p沟道存储晶体管，形成在所述第一n阱中；第二p沟道存储晶体管，形成在所述第二n阱中；第一字线，连接至所述第一p沟道存储晶体管的控制栅极；第二字线，连接至所述第二p沟道存储晶体管的控制栅极；第一位线，连接至所述第一p沟道存储晶体管的漏极以及所述第二p沟道存储晶体管的漏极；以及控制电路，在所述第一p沟道存储晶体管中编程时，将第一电压施加到所述第一位线，将第二电压施加到所述第一n阱，并将低于所述第二电压的第三电压施加到所述第二n阱。

根据实施例的另一个方案，提供了一种半导体存储装置的驱动方法，所述半导体存储装置包括：第一n阱，形成在半导体衬底中；第二n阱，形成在所述半导体衬底中并且与所述第一n阱电性隔离；第一p沟道存储晶体管，形成在所述第一n阱中；第二p沟道存储晶体管，形成在所述第二n阱中；第一字线，连接至所述第一p沟道存储晶体管的控制栅极；第二字线，连接至所述第二p沟道存储晶体管的控制栅极；以及第一位线，连接至所述第一p沟道存储晶体管的漏极和所述第二p沟道存储晶体管的漏极；所述方法包括：在对所述第一p沟道存储晶体管编程时，将第一电压施加至所述第一位线，将第二电压施加至所述第一n阱，并将低于所述第二电压的第三电压施加至所述第二n阱。

附图说明

图1、图2和图3是示出根据一实施例的半导体存储装置结构的电路图；

图4是示出根据该实施例的半导体存储装置结构的平面图；

图5和图6是示出根据该实施例的半导体存储装置结构的示意性剖视图；

图7是示出根据该实施例的半导体存储装置的编程方法的电路图；

图8A、图8B和图8C是示出在根据该实施例的半导体存储装置的编程方法中待施加到存储晶体管的电压的视图；

图9和图10是示出根据该实施例的半导体存储装置的擦除方法的电路图；

图11是说明未选择的存储单元的漏极干扰的电路图；

图12、图13和图17是示出存储晶体管的阈值电压与干扰时间长度之间的关系的曲线图；

图14和图18是示出未选择的存储单元的漏极电流与控制栅极电压之间的关系的曲线图；

图15和图16是示出根据对照实施例的半导体存储装置的布局的平面图；

图19A、图19B和图19C是示出n沟道闪存晶体管的驱动电压的一个实例的视图。

具体实施方式

将参照图1到图19C描述根据一个实施例的半导体存储装置及该半导体装置的驱动方法。