[发明专利]具有钝化区段的半导体元件及其制造方法

说明书

技术领域

本发明关于一种半导体元件、半导体封装结构及半导体工艺，详言之，关于一种具有图案化钝化层的半导体元件、具有该半导体元件的半导体封装结构及该半导体元件的半导体工艺。

背景技术

已知半导体晶圆具有至少一钝化层位于其一表面上，以将该表面隔绝外界的电性及化学环境。该半导体晶圆的材质与该钝化层的材质不同，且其具有不同的热膨胀系数(Coefficient of Thermal Expansion，CTE)。因此，材质的不一致会导致该半导体晶圆的翘曲。

因此，有必要解决上述问题。

发明内容

本发明的一实施例关于一种半导体元件，其包括一晶粒、一第一钝化层(Passivation Layer)、一金属布线层(Metal Routing Layer)及一第二钝化层。该晶粒具有一第一表面及一第二表面。该第一钝化层位于该晶粒的第二表面，且具有数个第一区段。该等第一区段的其中之一具有一第一宽度。该金属布线层位于该第一钝化层上，且具有数个第二区段。该等第二区段的其中之一具有一第二宽度。该第二钝化层位于该金属布线层上，且具有数个第三区段。该等第三区段的其中之一具有一第三宽度。该等第二区段位于该等第一区段及该等第三区段之间，且该第二宽度等于或小于该第一宽度及该第三宽度。

本发明的另一实施例关于一种半导体封装结构，其包括一下基板、一半导体元件、一上半导体元件及一封胶材料。该半导体元件位于该下基板上，且包括一晶粒、至少一导电通道、一第一钝化层、一金属布线层及一第二钝化层。该晶粒具有一第一表面及一第二表面。该导电通道位于该晶粒内且被一衬层所围绕。该第一钝化层位于该晶粒的第二表面，且具有数个第一区段。该等第一区段的其中之一具有一第一宽度。该金属布线层位于该第一钝化层上，且具有数个第二区段。该等第二区段的其中之一具有一第二宽度。该第二钝化层位于该金属布线层上，且具有数个第三区段。该等第三区段的其中之一具有一第三宽度。该等第二区段位于该等第一区段及该等第三区段之间，且该第二宽度等于或小于该第一宽度及该第三宽度。该上半导体元件位于该半导体元件上，且电性连接至该导电通道。该封胶材料包覆该下基板、该半导体元件及该上半导体元件。

本发明的另一实施例关于一种半导体工艺，包括以下步骤：(a)提供一半导体晶圆，该半导体晶圆具有一第一表面及一第二表面；(b)形成一第一钝化层于该半导体晶圆的第二表面；(c)形成一金属布线层于该第一钝化层上，其中该金属布线层具有数个第二区段，该等第二区段的其中之一具有一第二宽度；(d)图案化该第一钝化层以形成数个第一区段，该等第一区段的其中之一具有一第一宽度，其中该第二宽度等于或小于该第一宽度；(e)形成一第二钝化层于该金属布线层上；及(f)图案化该第二钝化层以形成数个第三区段，该等第三区段的其中之一具有一第三宽度，其中该第三宽度大于或等于该第二宽度。

在本实施例中，该第一钝化层及该第二钝化层并不完全覆盖该半导体晶圆第二表面全部面积。因此，因该半导体晶圆及该等钝化层间热膨胀系数不一致所导致该半导体晶圆的翘曲可以减少。

附图说明

图1显示本发明半导体元件的一实施例的剖视示意图；

图2显示半导体元件在工艺中沿着图1中线2-2的剖视示意图；

图3至图17显示本发明制造半导体元件的半导体工艺的一实施例的示意图；

图18显示本发明半导体封装结构的一实施例的剖视示意图；

图19至图22显示本发明制造半导体封装结构的半导体工艺的另一实施例的示意图；及

图23至图27显示本发明制造半导体封装结构的半导体工艺的另一实施例的示意图。

具体实施方式

参考图1，显示本发明半导体元件的一实施例的剖视示意图。该半导体元件1包括一晶粒10、至少一导电通道(Conductive Via)14形成于该晶粒10内、至少一通道接点(Via Contact)20、至少一外部接点(External Contact)22、一重布层(Redistribution Layer，RDL)33及至少一球下金属层接点(UBM Contact)38。