[发明专利]晶体管的形成方法

说明书

技术领域

本发明涉及集成电路制造领域，特别涉及一种晶体管的形成方法。

背景技术

随着晶体管尺寸的不断缩小，HKMG（高K绝缘层+金属栅极）技术几乎已经成为40nm以下级别制程的必备技术。这其中，影响互补金属氧化物半导体场效应晶体管（CMOS）性能的因素之一依然包括载流子的迁移率。

目前一种较成熟的技术是在CMOS的制造过程中，将其PMOS和NMOS分开处理，即PMOS区采用压应力材料，而在NMOS区采用拉应力材料，这便可以向沟道施加相应的应力，从而提高载流子的迁移率。以PMOS晶体管为例，为了在其沟道区域产生压应力，需要在PMOS晶体管的源极和漏极区域形成外延层，所述外延层通常是硅锗应力层（SiGe），由于硅锗应力层比硅具有更大的晶格常数，因此其膜层内部具有压缩应力，该压缩压力会被转移到水平方向上，以在该PMOS晶体管的沟道内产生出压应力，进而提高空穴的迁移率。

为了提高应力对沟道的作用，并降低层间介电层（ILD）的填充难度，会在源/漏区形成后去除栅极结构两侧的部分侧墙，这被称为应力接近技术（Stress Proximity Technology，SPT）。

请参考图1和图2，在现有技术中，当在衬底1上对NMOS区的相邻栅极结构之间衬底和PMOS区的相邻栅极结构之间的硅锗应力层7进行离子注入形成源/漏区后，并形成硅镍化物6后，即可进行SPT的刻蚀（湿法刻蚀或干法刻蚀）过程，以去除栅极结构2的栅极掩膜层（通常其材料可以是氮化硅）3和侧墙5的主侧墙氮化硅层52和主侧墙氧化层51。但是，通常栅极掩膜层3的厚度比侧墙氮化硅层52厚，而且对于大的栅极来说，栅极掩膜层刻蚀时仅有从上到下一个刻蚀反应面，其刻蚀速度较慢，很容易由于刻蚀时间短而使得氮化硅（是指主侧墙氮化硅层及栅极掩膜层的氮化硅，但主要指栅极掩膜层的氮化硅）不能够完全去除；若延长刻蚀时间，对于干法刻蚀而言，会破坏硅镍化物6，而对于湿法刻蚀，不仅硅镍化物6会受到破坏，硅锗应力层7也会受到破坏，例如出现空洞8。

此外，栅极掩膜层3不能够完全去除，在后续ILD的CMP过程中，就需要增加过研磨（over polish）的量。如图3所示，在所述衬底1上形成逐一覆盖的刻蚀停止层90和层间氧化硅层91，构成层间介电层（ILD）9，之后进行CMP工艺，而通常栅极材料层4（例如可以是多晶硅）和栅极掩膜层选择性较差，即栅极材料层4和栅极掩膜层的化学机械掩膜速度相差不大，这就导致栅极材料层4被研磨掉的量大大增加，那么就降低了栅极结构的高度，降低了CMOS的可靠性，对产品的良率是一个很大的杀伤。

发明内容

本发明的目的在于提供一种晶体管的形成方法，以解决现有技术中的SPT过程会使得金属硅化物和PMOS锗硅应力层受损及栅极高度变低的问题。

为解决上述技术问题，本发明提供一种晶体管的形成方法，包括：

提供前端结构，所述前端结构包括衬底及位于所述衬底上的多个栅极结构，所述栅极结构包括栅极材料层、位于所述栅极材料层上的栅极掩膜层及位于所述栅极材料层和栅极掩膜层两侧的侧墙；

形成一旋转覆盖层，所述旋转覆盖层覆盖所述衬底及栅极结构；

回刻所述旋转覆盖层和栅极掩膜层直至所述掩膜层被去除；

去除剩余的旋转覆盖层；

去除部分侧墙；

形成层间介电层，所述层间介电层覆盖所述衬底及栅极结构；

采用化学机械研磨去除部分所述层间介电层使其平坦化，并暴露出所述栅极材料层。

可选的，对于所述的晶体管的形成方法，所述旋转覆盖层为有机膜层或无机膜层。

可选的，对于所述的晶体管的形成方法，所述旋转覆盖层的厚度为

可选的，对于所述的晶体管的形成方法，采用干法刻蚀工艺回刻所述旋转覆盖层和栅极掩膜层。

可选的，对于所述的晶体管的形成方法，所述干法刻蚀对所述旋转覆盖层和栅极掩膜层的刻蚀比率为1:1.2～1.2:1。

可选的，对于所述的晶体管的形成方法，所述栅极掩膜层的材料为氮化硅。

可选的，对于所述的晶体管的形成方法，所述侧墙包括偏移侧墙、覆盖所述偏移侧墙的主侧墙氧化层及覆盖所述主侧墙氧化层的主侧墙氮化硅层。

可选的，对于所述的晶体管的形成方法，所述去除部分侧墙为去除所述主侧墙氧化层和主侧墙氮化硅层。

可选的，对于所述的晶体管的形成方法，采用去胶工艺去除剩余的旋转覆盖层。