[发明专利]基于FPGA的高分辨率时间间隔测量装置

说明书

技术领域

本发明属于电子电路技术领域，特别涉及时间间隔测量装置，具体地说是一种基于可编程逻辑器件FPGA的时间间隔测量装置，可用于对时间间隔进行高分辨率的测量。

背景技术

在时间间隔测量领域，精确到分、秒的精度已经可以满足人们的日常需求，但是在一些特殊应用领域，诸如航空航天、卫星定位、通信网络、高能物理、电力传输等，对时间间隔的测量精度提出了越来越高的要求。

测量时间间隔最简单常用的方法是直接计数法，即用频率为f₀、周期为T₀的参考时钟CLK对由待测时间间隔，即Start、Stop信号产生的时间闸门信号进行脉冲计数。直接计数法的特点是测量范围大、电路设计简单等，但是该测量方法也存在缺点，即这种方法的测量分辨率为T₀，测量分辨率取决于时钟频率f₀。在1GHz的参考频率下才能达到1ns的测量分辨率，而要设计实现稳定的1GHz时钟源和相应的高速电路是相当困难的，使得该方法难以实现很高的测量分辨率，并且误差较大。

双游标延迟法，利用由两列细微差别的延时单元建立的差分延迟线可以实现高分辨率的时间间隔测量。相比于直接计数法，使用双游标延迟法测量短时间间隔时，测量分辨率取决于两个延时单元的延时时间差。为了尽可能提高测量分辨率，需要获得延时时间为皮秒级的延时单元，并且为了减小非线性误差，同时需要严格保持延时单元的延时时间相等。

发明内容

本发明的目的在于针对上述已有技术的不足，提出一种基于FPGA的高分辨率的短时间间隔测量装置，以提高测量分辨率。

本发明的技术方案是：利用FPGA内部的物理布线资源作为路径延时单元，并在两个路径延时单元之间增加桥接单元，然后通过手动布局布线的方式使两条游标延迟链之间的延时时间存在固定时间差，由于该延时时间差的存在，待测时间间隔信号Start、Stop分别经过这两条游标延迟链后，待测开始信号Start和结束信号Stop的边沿将逐渐靠近，直至重合。整个测量装置包括：

开始游标延迟链1、结束游标延迟链2、触发器单元3和数据采集与传输模块4；所述的开始游标延迟链1由n个第一路径延时单元11与n个桥接单元12级联组成，结束游标延迟链2由n个第二路径延时单元21与n个桥接单元22级联组成，其中1≤n≤139；开始游标延迟链1对输入的待测时间间隔信号Start经过逐级延时后进入触发器单元3，结束游标延迟链2对输入的待测时间间隔信号Stop经过逐级延时后进入触发器单元3，触发器单元3对延时后的Start、Stop信号进行边沿重合检测，检测结果通过数据采集与传输模块4对外输出时间测量值，其特征在于：

所述的第一路径延时单元（11）和第二路径延时单元（21），均由FPGA芯片内的物理布线资源组成，分别用于对输入的待测时间间隔信号Start、Stop信号进行延时；

所述的桥接单元（12）和桥接单元（22），均由FPGA内输入或输出延时器件组成，分别用于对游标延迟链1和游标延迟链2的物理布线路径进行控制和调整。

上述基于FPGA的高分辨率时间间隔测量装置，其特征在于利用手动布局的方法对该装置的结构进行调整，将桥接单元（12）放置于FPGA内编号为奇数的固定区域内，使第一路径延时单元（11）的物理布线路径经过该固定区域后与触发器单元（3）的时钟端口相连接；将桥接单元（22）放置于FPGA内编号为偶数的固定区域内，使第二路径延时单元（21）的物理布线路径经过该固定区域后与触发器单元（3）的数据端口相连接。

上述基于FPGA的高分辨率时间间隔测量装置，其特征在于第一路径延时单元（11）和第二路径延时单元（21），通过手动布线的方法对路径延时单元的延迟路径进行调整，从中选取可以提供最高测量分辨率和最优延迟线性度的延迟路径，经过手动布线调整后第一路径延时单元（11）、第二路径延时单元（21）的延时时间分别为619皮秒、610皮秒。

本发明的优点在于：

1分辨率高

由于测量分辨率取决于两个游标链中路径延时单元的延时时间差，本发明利用FPGA器件内部的物理布线资源构建的路径延时单元，并使用桥接单元调节路径延时单元的延时时间，减小两条游标延迟链之间的延时时间差，进而提高了测量分辨率。本发明的测量分辨率达到9皮秒（ps），满足了大多数实验和应用的需要。

2全数字化

本发明直接在FPGA芯片内部搭建测量电路，只需要一个FPGA芯片即可完成时间间隔测量工作，测量过程可以实现全数字化。