[发明专利]半导体器件

说明书

相关申请的交叉引用

本申请要求2012年8月31日提交的申请号为10-2012-0096623的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种半导体器件制造技术，且更具体而言涉及一种高电压MOS晶体管。

背景技术

横向双扩散MOS（laterally double-diffused MOS，LDMOS）晶体管作为一种高电压MOS晶体管比双极性晶体管有优势，因为LDMOS晶体管具有高输入阻抗和功率增益，且用于驱动LDMOS晶体管的电路非常简单。另外，由于LDMOS晶体管是单极性器件，因此LDMOS晶体管的优势在于，LDMOS晶体管在关断操作中不会出现因为少数载流子复合而导致的延迟。出于这些原因，LDMOS晶体管广泛应用于各种功率器件，包括集成电路（IC）、功率转换器、马达控制器以及汽车功率器件。

图1是示出根据现有技术的横向双扩散MOS（LDMOS）晶体管的截面图。图1示出两个N沟道横向双扩散MOS晶体管相对于体拾取区（bulk pick-up region）对称地布置在衬底上的结构。

参考图1，根据现有技术的N沟道横向双扩散MOS晶体管包括：N型深阱12，所述N型深阱12形成在P型衬底11上；N阱14和P阱16，所述N阱14和P阱16都形成在N型深阱12中；N型源极区17和P型体拾取区18，所述N型源极区17和P型体拾取区18都形成在P阱16中；N型漏极区15，所述N型漏极区15形成在N型阱14中；栅电极20，所述栅电极20形成在衬底11之上N型源极区17的端部与N型漏极区15的前方之间；以及绝缘层21，所述绝缘层21被插入在栅电极20与P型衬底11之间。在本文中，绝缘层21包括栅绝缘膜19和场氧化物膜13。

如本领域周知，设计高电压MOS晶体管的工艺基本上需要最小化晶体管的比导通电阻（specific on-resistance，Rsp），同时保持击穿电压（breakdown voltage，BV）处于高电平。

在现有技术中用来提高高电压MOS晶体管的击穿电压（BV）的方法包括以下步骤：减小与漂移区D相对应的杂质区（例如，N型深阱12）的杂质掺杂浓度，增加场氧化物膜13的长度以增加漂移区D的长度，或者将P型杂质层引入到与漂移区D相对应的N型深阱12中。供作参考，栅电极20与P阱16重叠的区域用作沟道区C，而从沟道区C的端部到漏极区15的范围内的区域被称作为漂移区D。

然而，上述方法不可避免地涉及N沟道横向双扩散MOS晶体管的比导通电阻（Rsp）的增加，由此减小晶体管的比导通电流。相反，为了减小晶体管的比导通电阻，当增加与漂移区D相对应的杂质区的杂质掺杂浓度，或减小漂移区D的长度时，晶体管的击穿电压（BV）特性将会恶化。

如上所述，击穿电压（BV）特性与比导通电阻（Rsp）特性具有折衷关系。因此，迫切需要一种可以保持高电压MOS晶体管所需的击穿电压（BV）特性和所需的比导通电阻（Rsp）特性两者的方法。

发明内容

本发明的示例性实施例涉及一种可保持高电压MOS晶体管所需的击穿电压和比导通电阻特性两者的半导体器件。

根据本发明的一个示例性实施例，一种半导体器件可以包括：栅极，所述栅极形成在衬底之上；源极区，所述源极区形成在栅极的一侧处；漏极区，所述漏极区形成在栅极的另一侧处；以及多个器件隔离膜，所述多个器件隔离膜形成在栅极之下在源极区与漏极区之间。

根据本发明的另一个示例性实施例，一种半导体器件可以包括：第二导电类型深阱所述第二导电类型深阱形成在衬底之上；第一导电类型阱，所述第一导电类型阱形成在第二导电类型深阱中；栅极，所述栅极形成在衬底之上以便与第一导电类型阱部分地重叠；第二导电类型源极区，所述第二导电类型源极区形成在栅极的一侧处的第一导电类型阱中；第二导电类型漏极区，所述第二导电类型漏极区位于栅极的另一侧处的第二导电类型深阱中；以及多个器件隔离膜，所述多个器件隔离膜形成在栅极之下的第二导电类型深阱中。