[发明专利]PLL电路

说明书

技术领域

这里论述的实施例涉及PLL电路。

背景技术

PLL（锁相环）电路例如被用作频率合成器，用于为AD（模拟到数字）转换器生成采样时钟，并且被安装在几乎每个被称为SOC（片上系统）的半导体器件上。使用用于生成具有小量相位抖动的时钟的PLL电路，以便AD转换器以较高的精确度执行AD转换。

一般地，PLL电路包括压控振荡器（以下称为“VCO”）、电荷泵（CP）和相位频率检测器（PFD）。此类PLL电路涉及影响抖动的三个主要因素，即VCO的相位噪声、电源噪声和基准杂散（reference spurious）（有时称为基准泄漏）。

在这些因素之中，VCO的相位噪声例如可通过增大VCO的功率消耗来减小。另外，电源噪声可通过电源断开、旁路电容器之类的来减小。

然而，抖动的进一步减小涉及基准杂散的问题。

基准杂散的发生的主要原因是电荷泵电流流动以对由泄漏等引起的VCO的控制电压的变动进行补偿，从而控制电压的临时变动发生。当PLL电路被锁定（或锁相）时，控制电压在每个比较周期重复以下变动；具体而言，控制电压在相位比较的时刻大幅变动，然后逐渐变动。

此前，已设计了PLL电路的一种低通滤波器（LPF）以便减小由基准杂散引起的抖动。例如，提出了一种涉及用开关电容器滤波器对低通滤波器的电压采样并将采样的电压提供给VCO的方法，以及一种涉及对于并联连接的多个电容的充电或放电操作执行流水线处理的方法。

[专利文献1]日本早期专利公布No.11-308105

[专利文献2]日本早期专利公布No.2008-35451

发明内容

一个目的是提供一种与此前相比能够实现基准杂散的进一步减小的PLL电路。

根据所公开的技术的一个方面，提供了一种PLL电路，包括：压控振荡器，输出具有与控制电压相应的频率的信号；分频器，对压控振荡器的输出信号执行分频；相位频率检测器，比较输入时钟和分频器的输出信号的相位；电荷泵，根据相位频率检测器的输出信号输出电流；以及低通滤波器，根据电荷泵的输出电流生成控制电压，其中，低通滤波器包括存储与电荷泵的输出电流相应的电荷的前级电路部分，以及通过接收存储在前级电路部分中并从前级电路部分转移来的电荷来生成控制电压的后级电路部分，并且前级电路部分包括多个电荷存储电路，每个电荷存储电路包括电容器、连接在电容器和电荷泵之间并且被第一开关控制信号驱动的第一开关以及连接在电容器与后级电路部分之间并且被第二开关控制信号驱动的第二开关。

根据该方面的PLL电路，与此前相比可实现基准杂散的进一步减小。

附图说明

图1是示出其中开关电容器被用于减小基准杂散的PLL电路的示例的图；

图2是示出PLL电路中使用的环路滤波器的示例的电路图；

图3是示出驱动图2的环路滤波器中的开关的信号至的定时图；

图4是根据第一实施例的PLL电路的框图；

图5是示出根据第一实施例的PLL电路的电路图；

图6是示出开关控制信号生成器的结构的图；

图7是示出开关控制时钟SCK与输入时钟CK之间的关系的图；

图8是示出根据第一实施例的PLL电路的操作的定时图；

图9是示出根据第一实施例的修改1的PLL电路的电路图；

图10是示出根据修改1的PLL电路的操作的定时图；

图11是示出根据修改2的PLL电路的低通滤波器的电路图；

图12是示出根据修改3的PLL电路的相位频率检测器和开关控制器的电路图；

图13是示出根据修改3的PLL电路的开关控制器的结构的电路图；

图14是示出根据修改3的PLL电路的操作的定时图（部分1）；

图15是示出根据修改3的PLL电路的操作的定时图（部分2）；

图16是示出根据修改3的PLL电路的操作的定时图（部分3）；

图17是示出根据修改4的PLL电路的后级电路部分的结构的图；

图18是示出根据第二实施例的PLL电路的相位频率检测器、电荷泵、开关控制器和低通滤波器的电路图；

图19是示出电荷泵和相位频率检测器的电路图；

图20是示出第二实施例的开关控制器的结构的电路图；

图21是示出放电控制器的结构的电路图；

图22是示出输出时钟同步控制信号生成器的结构的电路图；