[发明专利]PLL电路有效
申请号: | 201310098653.3 | 申请日: | 2013-03-26 |
公开(公告)号: | CN103378858A | 公开(公告)日: | 2013-10-30 |
发明(设计)人: | 长谷川和辉;正木俊一郎 | 申请(专利权)人: | 富士通半导体股份有限公司 |
主分类号: | H03L7/18 | 分类号: | H03L7/18 |
代理公司: | 北京东方亿思知识产权代理有限责任公司 11258 | 代理人: | 李晓冬 |
地址: | 日本神*** | 国省代码: | 日本;JP |
权利要求书: | 查看更多 | 说明书: | 查看更多 |
摘要: | |||
搜索关键词: | pll 电路 | ||
1.一种PLL电路,包括:
压控振荡器,输出具有与控制电压相应的频率的信号;
分频器,对所述压控振荡器的输出信号执行分频;
相位频率检测器,比较输入时钟和所述分频器的输出信号的相位;
电荷泵,根据所述相位频率检测器的输出信号输出电流;以及
低通滤波器,根据所述电荷泵的输出电流生成所述控制电压,
其中,所述低通滤波器包括存储与所述电荷泵的输出电流相应的电荷的前级电路部分,以及通过接收存储在所述前级电路部分中并从所述前级电路部分转移来的电荷来生成所述控制电压的后级电路部分,并且
所述前级电路部分包括多个电荷存储电路,每个电荷存储电路包括电容器、连接在所述电容器和所述电荷泵之间并且被第一开关控制信号驱动的第一开关以及连接在所述电容器与所述后级电路部分之间并且被第二开关控制信号驱动的第二开关。
2.根据权利要求1所述的PLL电路,还包括:
开关控制器,生成所述第一开关控制信号和所述第二开关控制信号,
其中,所述开关控制器在相同时间点将所述第一开关控制信号馈送到所述多个电荷存储电路的第一开关,并且在彼此偏移的时间点将所述第二开关控制信号馈送到所述第二开关。
3.根据权利要求1所述的PLL电路,其中
m和N具有m=N–1的关系,其中m表示所述电荷存储电路的数目,并且N表示所述分频器的分频因子。
4.根据权利要求1所述的PLL电路,其中
所述第一开关和所述第二开关即使在未锁相条件下也被接通或关断。
5.根据权利要求1所述的PLL电路,其中
所述开关控制器在与所述压控振荡器的输出信号或从该输出信号生成的信号同步的时间点输出所述第一开关控制信号和所述第二开关控制信号。
6.根据权利要求1所述的PLL电路,还包括设在所述低通滤波器的所述前级电路部分和所述后级电路部分之间的时间常数调整电路,该时间常数调整电路包括电阻器和与该电阻器并联连接并被第三开关控制信号驱动的第三开关。
7.根据权利要求1所述的PLL电路,其中
所述前级电路部分的所述多个电荷存储电路被划分成多个群组,并且所述第一开关控制信号和所述第二开关控制信号按特定的顺序被依次馈送到所述多个群组中的每个群组。
8.根据权利要求7所述的PLL电路,其中
所述多个群组中的每个群组包括第一数目的所述电荷存储电路,所述第一数目等于所述分频器的分频因子的倍数或约数。
9.根据权利要求1所述的PLL电路,其中
所述低通滤波器的所述后级电路部分包括电阻器和电容器。
10.根据权利要求1所述的PLL电路,其中
所述低通滤波器的所述后级电路部分包括运算放大器,以及连接在所述运算放大器的输入端子和输出端子之间的电容器。
11.根据权利要求1所述的PLL电路,其中
在锁相条件下,所述开关控制器在接通所述第一开关时关断所述第二开关,并且在接通所述第二开关时关断所述第一开关。
12.根据权利要求1所述的PLL电路,其中
在锁相条件下,所述第一开关控制信号和所述第二开关控制信号的输出的定时由通过检测所述压控振荡器的输出信号的上升或下降的时间点并将所述压控振荡器的输出信号延迟或反相而获得的信号来确定。
13.根据权利要求1所述的PLL电路,其中
所述分频器的分频因子是可变的。
该专利技术资料仅供研究查看技术是否侵权等信息,商用须获得专利权人授权。该专利全部权利属于富士通半导体股份有限公司,未经富士通半导体股份有限公司许可,擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作,请联系【客服】
本文链接:http://www.vipzhuanli.com/pat/books/201310098653.3/1.html,转载请声明来源钻瓜专利网。