[发明专利]一种存储器阵列结构及其操作方法

权利要求书

1.一种存储器阵列结构，其特征在于，包括依次排列的第一边界存储阵列模块（10）、第二边界存储阵列模块（12）、若干中间存储阵列模块、第三边界存储阵列模块（18）和第四边界存储阵列模块（20）；第一边界存储阵列模块（10）和第二边界存储阵列模块（12）之间设置第一边界灵敏放大器阵列（11），第三边界存储阵列模块（18）和第四边界存储阵列模块（20）之间设置第二边界灵敏放大器阵列（19）；第一边界存储阵列模块（10）、第二边界存储阵列模块（12）、第三边界存储阵列模块（18）和第四边界存储阵列模块（20）的宽度和存储单元个数相同，均为所述中间存储阵列模块一半；第二边界存储阵列模块（12）与相邻的中间存储阵列模块之间设有第一中间灵敏放大器阵列（13）；第三边界存储阵列模块（18）与相邻的中间存储阵列模块之间设有第二中间灵敏放大器阵列（17）；第一边界灵敏放大器阵列（11）中的每一个灵敏放大器，一端连接第一边界存储阵列模块（10）中对应的一个偶数位线，另一端连接第二边界存储阵列模块（12）中对应的一个奇数位线；第一边界存储阵列模块（10）的若干奇数位线通过若干第一MOS管错位连接第二边界存储阵列模块（12）中对应的偶数位线；第二边界灵敏放大器阵列（19）中的每一个灵敏放大器，一端连接第三边界存储阵列模块（18）中对应的一个偶数位线，另一端连接第四边界存储阵列模块（20）中对应的一个奇数位线；第三边界存储阵列模块（18）的若干奇数位线通过第二MOS管错位连接第四边界存储阵列模块（20）中对应的偶数位线。

2.根据权利要求1所述的一种存储器阵列结构，其特征在于，第一边界存储阵列模块（10）的奇数位线和错位的第二边界存储阵列模块（12）的偶数位线连接第一MOS管的源极和漏极，第一MOS管的栅极连接控制线（BL_sw）；第一MOS管为NMOS管或PMOS管。

3.根据权利要求2所述的一种存储器阵列结构，其特征在于，第一中间灵敏放大器阵列（13）工作时，第一MOS管导通。

4.根据权利要求1所述的一种存储器阵列结构，其特征在于，第三边界存储阵列模块（18）的奇数位线和错位的第四边界存储阵列模块（20）的偶数位线连接第二MOS管的源极和漏极，第二MOS管的栅极连接控制线（BL_sw）；第二MOS管为NMOS管或PMOS管。

5.根据权利要求4所述的一种存储器阵列结构，其特征在于，第二中间灵敏放大器阵列（18）工作时，第二MOS管导通。

6.根据权利要求1所述的一种存储器阵列结构的操作方法，其特征在于，第一边界存储阵列模块（10）的奇数位线和错位的第二边界存储阵列模块（12）的偶数位线连接第一MOS管的源极和漏极；第一中间灵敏放大器阵列（13）工作时，控制第一MOS管的栅极为高电位，使得第一MOS管导通，将第一边界存储阵列模块（10）的奇数位线与第二边界存储阵列模块（12）错位对应的偶数位线连接；第三边界存储阵列模块（18）的奇数位线和错位的第四边界存储阵列模块（20）的偶数位线连接第二MOS管的源极和漏极；第二中间灵敏放大器阵列（18）工作时，控制第二MOS管的栅极为高电位，使得第二MOS管导通，将第三边界存储阵列模块（18）的奇数位线与第四边界存储阵列模块（20）错位对应的偶数位线连接。