[发明专利]一种存储器阵列结构及其操作方法

说明书

【技术领域】

本发明涉及计算机技术领域，特别涉及一种储存器阵列结构及其操作方法。

【背景技术】

请参阅图1所示，随着工艺尺寸的缩小，为减小单元尺寸的面积，采用开路位线结构。1，3，5，7，9是存储阵列，由一根或多根字线wl和位线(BL_0、BL_e)组成，2，4，6，8是灵敏放大器阵列，由一个或多个灵敏放大器组成。当对存储阵列3进行操作时，3中的字线WL被激活，其它的字线处于未激活状态，与该字线相连的存储单元的信息通过与存储单元相连的位线，如图1中偶数位线BL_e和奇数位线BL_o，传递到2，4中的灵敏放大器，通过该灵敏放大器可以对存储单元进行读写操作。输入到2，4的位线有两种，一种来自于要进行操作的存储阵列，用于传递存储单元中的信息，即读出位线，另一种来自于未被激活的存储阵列，作为灵敏放大器的比较基准，即基准位线，因此需要2和4两个灵敏放大器阵列来处理一根字线上的存储单元的数据。而且对于任何一个存储阵列的读写操作都需要另两块相邻的存储阵列提供基准位线。

由于采用开路位线结构，需要在存储阵列中加入多余的存储模块以提供基准位线，该多余的存储模块被称为边界模块100，为了减少多余存储模块的面积，如图2所示，将图1中的一个存储阵列（边界模块）去掉，然后将灵敏放大器阵列8的奇数位线连接存储阵列1的奇数位线，充分利用存储阵列1；两个边界模块具有相同的行地址，每一个边界模块中只有一半的位线被使用，因此两个边界模块和在一起所含有的物理存储单元是正常模块的两倍，但可以存取的单元个数和正常模块相同，该方法可以减少一半被浪费的芯片面积。

【发明内容】

本发明提供一种储存器阵列结构及其操作方法，在储存器宽度不变的情况下有效减少存储器的边界模块的高度，以降低储存器的高度。

为了实现上述目的，本发明一种储存器阵列结构采用如下技术方案：

一种存储器阵列结构，包括依次排列的第一边界存储阵列模块、第二边界存储阵列模块、若干中间存储阵列模块、第三边界存储阵列模块和第四边界存储阵列模块；第一边界存储阵列模块和第二边界存储阵列模块之间设置第一边界灵敏放大器阵列，第三边界存储阵列模块和第四边界存储阵列模块之间设置第二边界灵敏放大器阵列；第一边界存储阵列模块、第二边界存储阵列模块、第三边界存储阵列模块和第四边界存储阵列模块的宽度和存储单元个数相同，均为所述中间存储阵列模块一半；第二边界存储阵列模块与相邻的中间存储阵列模块之间设有第一中间灵敏放大器阵列；第三边界存储阵列模块与相邻的中间存储阵列模块之间设有第二中间灵敏放大器阵列；第一边界灵敏放大器阵列中的每一个灵敏放大器，一端连接第一边界存储阵列模块中对应的一个偶数位线，另一端连接第二边界存储阵列模块中对应的一个奇数位线；第一边界存储阵列模块的若干奇数位线通过若干第一MOS管错位连接第二边界存储阵列模块中对应的偶数位线；第二边界灵敏放大器阵列中的每一个灵敏放大器，一端连接第三边界存储阵列模块中对应的一个偶数位线，另一端连接第四边界存储阵列模块中对应的一个奇数位线；第三边界存储阵列模块的若干奇数位线通过第二MOS管错位连接第四边界存储阵列模块中对应的偶数位线。

本发明进一步的改进在于：第一边界存储阵列模块的奇数位线和错位的第二边界存储阵列模块的偶数位线连接第一MOS管的源极和漏极，第一MOS管的栅极连接控制线；第一MOS管为NMOS管或PMOS管。

本发明进一步的改进在于：第一中间灵敏放大器阵列工作时，第一MOS管导通。

本发明进一步的改进在于：第三边界存储阵列模块的奇数位线和错位的第四边界存储阵列模块的偶数位线连接第二MOS管的源极和漏极，第二MOS管的栅极连接控制线；第二MOS管为NMOS管或PMOS管。

本发明进一步的改进在于：第二中间灵敏放大器阵列工作时，第二MOS管导通。

一种存储器阵列结构的操作方法，第一边界存储阵列模块的奇数位线和错位的第二边界存储阵列模块的偶数位线连接第一MOS管的源极和漏极；第一中间灵敏放大器阵列工作时，控制第一MOS管的栅极为高电位，使得第一MOS管导通，将第一边界存储阵列模块的奇数位线与第二边界存储阵列模块错位对应的偶数位线连接；第三边界存储阵列模块的奇数位线和错位的第四边界存储阵列模块的偶数位线连接第二MOS管的源极和漏极；第二中间灵敏放大器阵列工作时，控制第二MOS管的栅极为高电位，使得第二MOS管导通，将第三边界存储阵列模块的奇数位线与第四边界存储阵列模块错位对应的偶数位线连接。