[发明专利]一种高速数据采集和传输装置

说明书

技术领域

本发明涉及信号采集技术领域，更具体地，涉及一种高速数据采集和传输装置。

背景技术

在信号采集尤其是高速数据采集技术领域，系统要求的采样速率高、采集精度高、数据传输量大。于是系统的采集速度、数据的传输、数据的存储问题就成了系统构建必须克服的关键问题。对于高速大规模数据的采集处理，使用FPGA作为单片机前端数据的采集缓冲是国内外常用的一种方法。比较典型是视频采集系统，如基于FPGA和ARM的视频采集处理系统，采用的是FPGA将图像数据采集后送到压缩芯片进行压缩，ARM读取压缩后数据并将数据缓冲到SDRAM，ARM读取SDRAM数据，进行打包处理通过UDP／IP协议实现以太网数据传输。该方法需要更高性能的ARM实现上述功能，且在大数据量处理上就更显不足，同时由于多次拷贝数据导致CPU的工作效率不高。还有一种UDP/IP协议栈硬件实现方法，即协议栈的处理功能采用硬件描述语言重新编写，并在FPGA上实现以太网传输的功能。其实现的协议类型有限，处理速度较慢，且存在开发难度大、周期长。

发明内容

为了实现高速AD采集，减少数据上传到以太网的拷贝次数，解决CPU利用率低的问题。本发明的主要目的在于利用可编程逻辑器件以及高速AD转换器进行数据采集并将数据缓存到外部的RAM中，单片机通过直接读取可编程逻辑器件从而实现间接读取缓冲在RAM的数据，然后直接将数据通过优化后的UDP协议上传到以太网，同时将读取到的数据用于液晶实时显示。本发明实现可编程逻辑器件高速采集以及可编程逻辑器件与单片机之间高速实时的数据传输，减少数据在底层硬件的复制转移次数，高效率地将数据通过以太网传输到上位机以及单片机液晶显示。本发明满足数据采集高实时性，高速性等性能，提高了CPU的工作效率。

为了实现上述目的，本发明公开一种高速数据采集和传输装置，包括：

可编程逻辑器件数据采集模块，用于实现对一个或多个通道的电信号数据进行高速采集和缓冲；

RAM读写协调控制模块，用于可编程逻辑器件控制数据的高速缓冲和读取；同时在单片机存在数据请求时，将一定数据长度的数据从RAM中读出，并缓冲在可编程逻辑器件中；

通信模块，用于实现可编程逻辑器件与单片机的通信，模块由乒乓操作的一对后级FIFO和SPI通信实现单片机与可编程逻辑器件间数据的读取；

以太网数据发送模块，通过对UIP协议栈进行优化，获取易于IP分包发送的数据量，将数据发送过程简化成了拷贝包头和通过可编程逻辑器件间接读取缓存在RAM的数据到网络缓冲区。

进一步的，所述装置的实现方式：采用可编程逻辑器件采集数据并将数据缓存到外部RAM中，通过对UIP协议栈进行优化，数据发送过程简化成了拷贝包头和单片机通过可编程逻辑器件间接读取缓存在外部RAM的数据到单片机内部网络缓冲区，同时数据的IP分包发送的缓冲区长度按需任意设定。

可编程逻辑器件数据采集模块，该模块是可编程逻辑器件对一个或者多个AD转换芯片进行控制，实现对一个通道或者多通道的电信号高速采集；将AD采集到的数据按照各路AD标号，依次顺序写入乒乓操作的两个前级FIFO。当第一个前级FIFO写满时，开启一次RAM的写操作。与此同时，第二个前级FIFO写进整理好的数据。当第二个前级FIFO写满时，开启一次RAM的写操作。与此同时，第一个前级FIFO写进整理好的数据，实现AD数据的高速采集和缓冲。

RAM读写协调控制模块，该模块由可编程逻辑器件对RAM的读写控制，实现大数据量的高速缓冲和读取。当前级可编程逻辑器件数据采集模块的一个采集缓冲区填满时，将触发RAM的写操作。经过一系列写操作之后，可编程逻辑器件检测后一级的FIFO有没有一个被读空。若有，则触发RAM的读操作，从而让后一级的FIFO能及时被填满。若没有，则将数据继续保存在RAM中，作为以太网的数据缓冲。由于RAM不能同时读写，此模块需设置RAM读写的优先级仲裁，即写的优先级比读的高，才能完整地收集采集到的数据。为了保证RAM读写不出现混乱，在对RAM读写时，是以一定数据长度读取，并缓冲在可编程逻辑器件中，实现RAM读写交替进行，保证数据能正确写入和读出。