[发明专利]电容及其形成方法

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种电容的形成方法及电容。

背景技术

除了使用晶体管作为集成电路的有源器件之外，通常也使用电容做半导体器件内的无源器件。例如，在集成电路设计中，通常会使用大容量的电容作为去耦电容，去耦电容相当于电池，避免由于电流的突变而使电压下降。具体地，电容C=εS/d，电容量C正比于电容器极板的表面积S，则制造大容量的电容器需要较大的极板表面积。

虽然使用电容的集成电路设计和开发是常见的，但与其他有源器件一样，电容也受到在提高或保持器件性能水平的同时对缩小器件和结构尺寸的持续需要的影响。随着集成电路集成度升高，电容电极板表面积的增大也受到限制。为此，业界希望尽可能提高单位面积的电容量，即电容密度，来提高电容器的电容量。

因此，在现有技术中出现沟槽式多层电容结构，为在半导体衬底中大约为5至10微米深度形成多晶硅-介质层-多晶硅结构的沟槽式多层电容。形成沟槽式多层电容结构的方法，包括：参照图1，在半导体衬底10中形成相互隔开的多个沟槽12；参照图1和图2，沉积介质层13、覆盖介质层13的多晶硅层14，并重复沉积介质层13和多晶硅层14的步骤，直至填充满沟槽12停止，在沟槽12中形成多个介质层13和多个多晶硅层14，其中最底层的介质层13还覆盖半导体衬底10；参照图3，进行第一次图形化，形成暴露半导体衬底10表面的开口15，接着对每一个多晶硅层14进行一次图形化，形成暴露多晶硅层14表面的开口16，共形成多个开口16；参照3和图4，沉积层间介质层17，之后在层间介质层17中形成连接开口15的衬底10的插塞18、连通多个开口16底部的多个插塞19，还形成连接最顶层的多晶硅层14的插塞20，共形成多个插塞。其中，衬底10和每个多晶硅层14均可看作一个电极板，共形成多个电极板。而多个介质层13为相邻电极板之间的绝缘层，相邻两个电极板、相邻两个电极板之间的绝缘层可看作一个电容，共形成多个电容。使用该多个插塞将这些电极板并联连接起来，就可以形成一个沟槽式多层电容结构。该沟槽式多层电容结构存储电容的能力等于多个电极板的存储电容的能力之和，极大增加了整个电容结构存储电荷的能力，使得该电容结构电容量增加。并且沟槽式多层电容结构利用沟槽的侧壁面积也大大提高了电极板的表面积，根据电容与电极板的表面积成正比关系，该沟槽式多层电容结构的电容量大大增加。

但是，参照图4，在形成多个插塞，将电极板并联连接形成一个多层电容结构时，除了最顶层的多晶硅层不需要图形化外，包括半导体衬底在内的每个电极板均需要一次图形化。也就是说，多晶硅层的层数等于图形化的次数，层数越多，图形化的次数越多，而每一次图形化都要用到一次光刻工艺，这就增加了制造成本。

发明内容

本发明解决的问题是现有技术的沟槽式多层电容结构形成方法成本较高。

为解决上述问题，本发明提供一种电容的形成方法，包括：

提供半导体衬底，在所述半导体衬底中形成第一沟槽；

形成第一介质层，所述第一介质层覆盖所述半导体衬底和第一沟槽侧壁、底部；

形成覆盖所述第一介质层的第一导电层、位于所述第一沟槽中的第一导电层侧壁的第一牺牲层；

重复形成第一导电层和第一牺牲层的步骤，在所述第一介质层上依次形成多个第一导电层和多个第一牺牲层，至填充满第一沟槽为止；

去除高出所述半导体衬底上的最底层第一导电层表面的多个第一导电层部分、多个第一牺牲层部分，剩余的多个第一导电层部分和所述最底层第一导电层构成中间导电层；

去除剩余的多个第一牺牲层部分，形成多个第二沟槽；

形成第二介质层、位于所述第二介质层上的顶部导电层，所述第二介质层、顶部导电层覆盖所述中间导电层、填充所述多个第二沟槽。

可选的，在形成第一沟槽后，形成第一介质层前，对半导体衬底和第一沟槽侧壁、底部进行离子注入，形成阱区。

可选的，所述离子注入的类型为N型离子。

可选的，所述中间导电层、顶部导电层的材料均为掺杂多晶硅。

可选的，所述第一沟槽的深宽比范围为3：1～10：1。

可选的，形成覆盖所述第一介质层的第一导电层、位于所述第一沟槽中的第一导电层侧壁的第一牺牲层的方法，包括：

沉积导电材料、牺牲层材料，覆盖所述第一介质层，沉积后的导电材料为第一导电层；

回刻蚀去除所述半导体衬底上的牺牲层材料、第一沟槽底部的牺牲层材料，剩余第一沟槽侧壁的牺牲层材料为所述第一牺牲层。

可选的，所述第一牺牲层的材料为氧化硅。