[发明专利]半导体结构有效

专利信息
申请号: 201310087323.4 申请日: 2013-03-11
公开(公告)号: CN103579357A 公开(公告)日: 2014-02-12
发明(设计)人: 余宗玮;舒芳安;蔡耀州;林冠峄 申请(专利权)人: 元太科技工业股份有限公司
主分类号: H01L29/786 分类号: H01L29/786;H01L29/06
代理公司: 北京中原华和知识产权代理有限责任公司 11019 代理人: 寿宁;张华辉
地址: 中国台湾新竹*** 国省代码: 中国台湾;71
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摘要:
搜索关键词: 半导体 结构
【说明书】:

技术领域

发明是有关于一种半导体结构,且特别是有关于一种具有氧化物通道层的半导体结构。

背景技术

以目前最为普及的液晶显示器为例,其主要是由薄膜晶体管阵列基板、彩色滤光基板以及夹设于两者之间的液晶层所构成。在现有习知的薄膜晶体管阵列基板上,多采用非晶硅(a-Si)薄膜晶体管或低温多晶硅薄膜晶体管作为各个子像素的切换元件。近年来,已有研究指出氧化物半导体(oxide semiconductor)薄膜晶体管相较于非晶硅薄膜晶体管,具有较高的载子移动率(mobility),而氧化物半导体薄膜晶体管相较于低温多晶硅薄膜晶体管,则具有大面积低成本生产的优势。因此,氧化物半导体薄膜晶体管有潜力成为下一代平面显示器的关键元件。

在现有习知的氧化物半导体薄膜晶体管中,由于氧化物通道层在大气环境之中容易受到水气以及氧气的影响,而使氧化物通道层本身的电性随着时间飘移。如此一来,将影响氧化物半导体薄膜晶体管的电性表现以及可靠度。再者,氧化物通道层的临界电压(Vth)在受到短波长光线(如紫外光)照射时,将导致元件特性的不稳定,例如可能发生漏极引发能障降低(Drain Induced Barrier Lowering,DIBL)效应,而使元件容易产生漏电流现象,影响显示品质。因此,如何改善氧化物通道层的稳定性以减少外在环境所造成的影响以及氧化物半导体薄膜晶体管受短波长光线照射所导致的临界电压偏移,实为当前研发人员亟欲解决的议题之一。

发明内容

本发明的目的在于,克服现有的氧化物半导体薄膜晶体管存在的技术问题,而提供一种半导体结构,其藉由介电堆叠层来改善氧化物通道层受水气及氧气的穿透而导致影响整体元件电性与稳定性的问题,且可反射短波长光线(如紫外光)。

本发明提出一种半导体结构,包括一栅极、一氧化物通道层、一栅绝缘层、一源极、一漏极以及一介电堆叠层。栅极配置于一基板上。氧化物通道层配置于基板上且堆叠于栅极上。栅绝缘层配置于栅极与氧化物通道层之间。源极及漏极皆配置于氧化物通道层的一侧,且源极与漏极彼此平行配置。氧化物通道层的一部分暴露于源极与漏极之间。介电堆叠层配置于基板上,且包括多层具有一第一折射率的第一无机介电层以及多层具有一第二折射率的第二无机介电层。第一无机介电层与第二无机介电层交替堆叠。至少一第一无机介电层直接覆盖源极、漏极与氧化物通道层的部分。第一折射率小于第二折射率。

在本发明的一实施例中,上述的每一第一无机介电层包括一氧化硅层。

在本发明的一实施例中,上述的第一折射率介于1.535至1.56之间。

在本发明的一实施例中,上述的每一第二无机介电层包括一氮化硅层。

在本发明的一实施例中,上述的第二折射率介于1.98至2.08之间。

在本发明的一实施例中,上述的介电堆叠层更包括多层具有一第三折射率的第三无机介电层。第一无机介电层、第二无机介电层以及第三无机介电层交替配置。

在本发明的一实施例中,上述的每一第三无机介电层包括一氮氧化硅层。

在本发明的一实施例中,上述的第三折射率介于1.6至1.64之间。在本发明的一实施例中,上述的第一无机介电层与第二无机介电层的堆叠层数至少为五层。

在本发明的一实施例中,上述的第一无机介电层的厚度介于55纳米(nm)至85纳米之间。

在本发明的一实施例中,上述的第二无机介电层的厚度介于55纳米至85纳米之间。

在本发明的一实施例中,上述的氧化物通道层的材质包括氧化铟镓锌(Indium-Gallium-Zinc Oxide,IGZO)、氧化锌(ZnO)或氧化铟锌(Indium-Zinc Oxide,IZO)。

在本发明的一实施例中,上述的半导体结构,更包括一透明导电层,配置于介电堆叠层上。介电堆叠层具有一接触开口,透明导电层通过接触开口与漏极电性连接。

基于上述,本发明的半导体结构具有与源极、漏极及氧化物通道层直接接触的介电堆叠层,因此除了可有效地阻绝氧气与水气进入氧化物通道层中,使得半导体结构具有较佳的稳定度与电性外,亦可选择性反射短波长光线(如紫外光),以降低氧化物通道层因照光所产生的光电流,进而提升半导体结构的光电特性以及寿命。

为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合所附图式作详细说明如下。

附图说明

图1为本发明的一实施例的一种半导体结构的剖面示意图。

图2为本发明的另一实施例的一种半导体结构的剖面示意图。

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