[发明专利]埋入式电阻

说明书

技术领域

本发明涉及一种电阻，且特别是涉及一种埋入式电阻。

背景技术

半导体芯片制作工艺中，常利用多晶硅材料来形成高阻抗电阻，这种电阻可以取代作为负载(load)的晶体管(transistor)。例如在静态随机存取记忆体(static random access memory,SRAM)内的晶体管可由多晶硅所形成的负载电阻取代，使SRAM内晶体管数量减少，而达到节省成本、提高集成度(integration)的目的。

常见的负载电阻可大概分为多晶硅电阻(polysilicon resistor)以及扩散电阻(diffusion resistor)两种。多晶硅电阻包含有一掺杂多晶硅层，且其阻抗可以利用多晶硅层内的掺质浓度予以调整控制。至于扩散电阻则是先利用离子布植在一半导体基底内形成一掺杂层，然后再利用热扩散的方式来活化掺杂层内的离子，以调整其阻抗。一般而言，无论是多晶硅电阻或扩散电阻，大多具有一类似三明治结构，其两侧结构定义为一低阻抗区域，用来制作内连线的接触插塞，以使电阻与其他导线产生电连接，至于被夹于两侧低阻抗区域间的高阻抗区域则为电阻的主要结构，用来提供电子元件或电路设计中需求的高阻抗。随着电子产品的多样化及微小化，应用负载电阻的电路设计也日趋复杂，而对于负载电阻所占据的体积、所形成的位置以及所能提供的高阻抗等条件也愈来愈趋严苛。

发明内容

本发明的目的在于提出一种埋入式电阻，其先在材料层中形成沟槽，再将电阻材料填入其中以形成具有U型剖面结构或者块状的埋入式的电阻。

为达上述目的，本发明提供一种埋入式电阻，包含有一第一层间介电层、一盖层、一电阻层以及一盖膜。第一层间介电层位于一基底上。盖层位于第一层间介电层上，其中盖层具有一沟槽。电阻层顺应覆盖沟槽，因而具有一U型的剖面结构。盖膜位于沟槽中以及电阻层上。

本发明提供一种埋入式电阻，包含有一第一层间介电层、一盖层以及一块状电阻层。第一层间介电层位于一基底上。盖层位于第一层间介电层上，其中盖层具有一沟槽。块状电阻层位于沟槽中。

基于上述，本发明提出一种埋入式电阻，其先在盖层等材料层中形成沟槽，再将具有U型剖面结构的电阻层或者块状电阻层形成于沟槽中，以形成埋入式的电阻。如此一来，本发明可解决形成于不同区域（例如晶体管区以及电阻区）的欲形成接触插塞的沟槽因深度差异过大而造成蚀刻不足或过蚀刻的问题；或者，形成于此些沟槽的接触插塞因长短差异太大而造成填洞不足或过填的问题；甚至在形成接触插塞后研磨层间介电层时，高度较短的接触插塞会因层间介电层的研磨而完全被移除。再者，由于本发明为埋入式电阻，故可避免现有在蚀刻电阻层以将其图案化时，造成的电阻层底层过蚀刻（undercut）的问题。

附图说明

图1-图4是本发明一第一实施例的埋入式电阻制作工艺的剖面示意图；

图5是本发明一另一实施例的埋入式电阻制作工艺的剖面示意图；

图6-图9是本发明一第二实施例的埋入式电阻制作工艺的剖面示意图；

图10是本发明一另一实施例的埋入式电阻制作工艺的剖面示意图；

图11是本发明第一实施例的具有牺牲栅极的埋入式电阻的剖面示意图；

图12是本发明第二实施例的具有牺牲栅极的埋入式电阻的剖面示意图。

符号说明

10：绝缘结构

20、20a：缓冲层

110、110a：基底

120：第一层间介电层

130：盖层

140、140a：电阻层

140’、140a’：块状电阻层

142、142a：垂直部

150、150a：盖膜

160：第二层间介电层

A：第一区

B：第二区

C1：插槽接触插塞

C2：接触插塞

D：源/漏极区

DG：牺牲栅极

E1、E2：蚀刻制作工艺

G：栅极

K：外延结构

M：MOS晶体管

P1、P2：图案化光致抗蚀剂

R1、R2、R3：沟槽

T1、T2、T4、T5、T7：顶面

T3、T6：顶端

具体实施方式