[发明专利]具有非对称晶体管的静态随机访问存储器及其控制方法

说明书

技术领域

本申请涉及非对称晶体管、采用所述非对称晶体管作为位线访问器件的静态随机访问存储器，以及所述静态随机访问存储器的控制方法。

背景技术

静态随机访问存储器（SRAM；Static Random Access Memory）广泛应用于高性能微处理器和片上系统。片上存储器的数量在每个新的技术节点中都不断增加，以满足现代微处理器和片上系统对性能不断提高的要求。随着半导体技术节点的推进，电源电压不断降低，器件尺寸不断缩小，静态随机访问存储器（SRAM）的读数据稳定性和写操作能力被削弱。同时，大量的晶体管用于现代微处理器的静态随机访问存储器阵列中，存储器阵列因此是漏电功耗的重要来源。新型的紧凑的、稳定的、低能耗的SRAM单元因此亟待提出。

图1示出了一个标准的6晶体管SRAM单元。图1所示的6晶体管SRAM单元包括两条位线（BL和BLB），一条字线（WL），两个位线访问晶体管（N3和N4），以及两个交叉耦合的反相器（由P1、P2、N1和N2组成）。在读写操作时，两个数据存储节点（节点_1和节点_2）都通过位线访问晶体管与位线直接相连。在图1所示的SRAM单元中，在读操作过程中，由于位线访问晶体管和交叉耦合的反相器中下拉晶体管之间在读周期时的分压，6晶体管SRAM单元中存储“0”的节点升高到一个比地电压高的电压值。因此6晶体管SRAM单元中的位线访问晶体管的强度应当比下拉晶体管弱，以保持足够的读数据稳定性。相反的，在写操作过程中，为了写入“0”，存储“1”的数据节点通过位线访问晶体管放电。标准6晶体管SRAM单元中的位线访问晶体管的强度应当比上拉晶体管强，以便在写操作过程中提供更快的写速度和更宽的写操作容限。由此可见，为了达到足够高的读数据稳定性和写操作容限，对于标准6晶体管SRAM单元中的位线访问晶体管存在互相冲突的尺寸要求。图2和图3分别示出了通常用作图1所示SRAM单元中位线访问晶体管的、n型对称负重叠（underlap）互连型双栅极FinFET和n型对称负重叠分立型双栅极FinFET。图2和图3所示的晶体管具有对称的栅极负重叠，其从右到左的导通电流与从左到右的导通电流大小相同。显然，上述晶体管不能满足SRAM单元中对于位线访问晶体管的互相冲突的尺寸要求。因此，需要提供能够缓解上述尺寸冲突要求、同时提高读数据稳定性和写操作能力、并且具有更低漏电流的新型器件。

发明内容

根据本申请的一个方面，提供了一种非对称晶体管，包括：位于所述晶体管第一端的第一掺杂区和位于所述晶体管第二端的第二掺杂区，所述第二端沿着第一方向与所述第一端相对；位于所述第一掺杂区和所述第二掺杂区之间的沟道区；以及设置于所述沟道区上的栅极，其中，所述第一掺杂区和所述第二掺杂区掺杂有第一类型杂质，所述晶体管从所述第一端到所述第二端的导通电流与从所述第二端到所述第一端的导通电流大小不同。

根据一个实施方案，所述栅极和所述沟道区被设置为在所述沟道区两侧形成非对称的栅极负重叠，其中靠近所述第一端的栅极负重叠长度小于靠近所述第二端的栅极负重叠长度。

根据一个实施方案，所述栅极沿着所述第一方向包括功函数不同的第一部分和第二部分，所述第一部分靠近所述第一端，所述第二部分靠近所述第二端，所述第二部分的栅极功函数高于所述第一部分的栅极功函数。

根据一个实施方案，所述第二掺杂区还掺杂有第二类型杂质，从而在所述沟道区与所述第二掺杂区之间形成掺杂有第二类型杂质的额外掺杂区。

根据一个实施方案，所述第二类型杂质的掺杂浓度小于所述第一类型杂质的掺杂浓度。

根据一个实施方案，所述第二类型杂质的掺杂梯度小于所述第一类型杂质的掺杂梯度。

根据一个实施方案，所述第一类型杂质为n型、所述第二类型杂质为p型。

根据一个实施方案，所述第一类型杂质为p型、所述第二类型杂质为n型。

根据一个实施方案，所述第二掺杂区沿着所述第一方向包括掺杂浓度不同的第一子掺杂区和第二子掺杂区，其中所述第一子掺杂区靠近所述栅极，所述第二子掺杂区远离所述栅极。

根据一个实施方案，所述第二掺杂区的所述第一子掺杂区掺杂浓度低于所述第二掺杂区的所述第二子掺杂区掺杂浓度。

根据一个实施方案，所述第一掺杂区沿着所述第一方向包括掺杂浓度不同的第一子掺杂区和第二子掺杂区，其中所述第一掺杂区的所述第一子掺杂区靠近所述栅极，所述第一掺杂区的所述第二子掺杂区远离所述栅极。