[发明专利]非易失性锁存电路和存储设备

说明书

技术领域

本文中所讨论的实施例涉及非易失性锁存电路和存储设备。

背景技术

作为使用铁电体电容器的非易失性锁存电路，已知使用6个晶体管和2个电容器的6T2C型非易失性锁存电路（例如参见专利文献1）以及使用6个晶体管和4个电容器的6T4C型非易失性锁存电路（例如参见专利文献2）。

此外，已知下述半导体存储器，该半导体存储器具有：存储单元，具有根据数据的逻辑来储存电荷的电容器；位线，连接到存储单元；电荷转移电路，连接到位线；电荷储存电路，其经由电荷转移电路连接到位线，在读取操作期间将从存储单元读取的电荷储存到位线，并且根据所储存的电荷来生成读取电压；以及读取电路，其根据由电荷储存电路生成的读取电压来生成存储单元中保持的数据的逻辑（例如参见专利文献3）。

此外，已知具有下述读出放大器系统的半导体存储器，该读出放大器系统对由铁电电容器的存储单元生成的、位线对的电位变化进行检测和放大（例如参见专利文献4）。

此外，已知下述铁电体存储器，该铁电体存储器具有：多个标准存储单元，具有分别存储从外部提供的数据的铁电体电容器；第二存储单元，具有对标准存储单元当中的第一存储单元中所存储的第一数据的反相数据（inversion data）进行存储的铁电体电容器；以及位线，分别连接到标准存储单元和第二存储单元（例如参见专利文献5）。

专利文献1：美国专利第6,141,237号

专利文献2：日本早期公开专利公布第2004-87003号

专利文献3：日本早期公开专利公布第2008-234829号

专利文献4：日本经审查专利申请公布第8-8339号

专利文献5：国际公布小册子第WO2004/107350号

发明内容

实施例的目的是提供一种即使在低电源电压下也能够稳定地执行读取操作的非易失性锁存电路和存储设备。

非易失性锁存电路包括：锁存电路部；电荷吸收电路部；以及第一铁电体电容器，具有连接到板线的第一电极和连接到电荷吸收电路部的第二电极，其中，当将信息从第一铁电体电容器读取到锁存电路部时，操作板线以使得电荷吸收电路部吸收从第一铁电体电容器输出的电荷的至少一部分，从而抑制第一铁电体电容器的第二电极的电位的变化。

附图说明

图1是示出了非易失性锁存电路的配置示例的电路图；

图2是用于说明图1中的非易失性锁存电路的读取操作的电压波形图；

图3是示出了铁电体电容器的迟滞特性的图；

图4是示出了根据第一实施例的非易失性锁存电路的配置示例的电路图；

图5是用于说明图4中的非易失性锁存电路的读取操作的电压波形图；

图6是示出了根据第二实施例的非易失性锁存电路的原理的配置示例的电路图；

图7A和图7B是示出了图6中的非易失性锁存电路的一部分的具体的预充电和放大配置示例的电路图；

图8是示出了根据第三实施例的非易失性锁存电路的预充电配置示例的电路图；

图9是示出了根据第三实施例的非易失性锁存电路的放大配置示例的电路图；

图10是示出了根据第三实施例的非易失性锁存电路的第一阶段锁存配置示例的电路图；

图11对应于图10和图6，并且是示出了锁存部的nMOS交叉耦合的第一阶段锁存配置示例的电路图；

图12是示出了根据第三实施例的非易失性锁存电路的第二阶段CMOS锁存配置示例的电路图；

图13是示出了根据第三实施例的非易失性锁存电路的回写配置示例的电路图；

图14A至图14C是用于说明第一实施例和第二实施例的效果的电压波形图；

图15是示出了根据第四实施例的铁电体存储设备的构成示例的图；

图16A和图16B是示出了用于读取1T1C单元的U项位的、图15中的存储单元阵列和读出放大器的一部分的放大和第一阶段锁存配置示例的图；

图17是示出了利用n沟道场效应晶体管和p沟道场效应晶体管的交叉耦合的第二阶段锁存操作的图；

图18A和图18B是示出了用于读取1T1C单元的P项位的、图15中的存储单元阵列和读出放大器的一部分的放大和第一阶段锁存配置示例的图；

图19是示出了利用n沟道场效应晶体管和p沟道场效应晶体管的交叉耦合的第二阶段锁存操作的图；