[发明专利]一种测试芯片版图的生成方法

权利要求书

1.一种测试芯片版图的生成方法，其特征在于包括下述步骤：先选取目标版图区域，选取后摆放一次或重复摆放多次成单元阵列，再将重复单元连接，最后将重复连接的单元作为测试结构摆放于可寻址测试芯片版图中并且布线。

2.如权利要求1所述测试芯片版图的生成方法，其特征在于：将选取的版图区域转变为参数化的单元，然后选取不同的参数将参数化的单元实例化，再将实例化的测试结构摆放于可寻址测试芯片版图中。

3.如权利要求1或2所述测试芯片版图的生成方法，其特征在于：所述的可寻址测试芯片采用基于可寻址编译器的知识产权核。

4.如权利要求1所述的测试芯片版图的生成方法，其特征在于：所述的生成方法包括下述步骤：

（1）生成测试结构：

1.1.在芯片版图中选取一个包含所需测试位置的版图区域；

1.2.建立引脚：在版图区域查找引脚对应的区域和几何图形，根据查找的情况决定使用已有的几何图形建立为引脚, 或者创建新的几何图形再建立为引脚；

1.3.多次复制该版图区域，生成若干个重复单元组成的阵列； 

1.4.将所有重复单元连接而得到测试结构； 

（2）将生成的测试结构摆放于可寻址测试芯片版图中并且布线，生成基于可寻址方法的测试芯片版图。

5.如权利要求4所述的测试芯片版图的生成方法，其特征在于：步骤（1）中1.2、1.3之间还包括：1.2-3. 参数化版图区域的相关形状。

6.如权利要求4所述的测试芯片版图的生成方法，其特征在于：步骤（1）中1.1、1.2步骤之间还包括：1.1-2. 清除不相关或不需要的版图层。

7.如权利要求4所述的测试芯片版图的生成方法，其特征在于：步骤（1）1.1中包括：

1.1.1. 针对产品芯片版图定义若干设计规则，包括不同层的几何图形的宽度、距离和边界；   

1.1.2. 定义通孔层以及设置连接关系； 

1.1.3. 设置所需测试位置的坐标； 

1.1.4. 在产品芯片版图上选择一个区域，这个区域的中心是所需测试位置的坐标； 

1.1.5. 根据设计规则，清除掉违反设计规则的几何形状。

8.如权利要求4所述的测试芯片版图的生成方法，其特征在于：所述的生成方法包括下述步骤：

a. 根据技术参数定义一个待测区域的大小；

b. 设置所需测试位置的坐标信息；

c. 从产品芯片版图中选取包含每个测试位置的版图区域；

d. 确定引脚位置作为测试接线位置；

e. 在引脚上面或下面一层的通孔层或接触层上添加设置于引脚的通孔或接触点；

f. 多次复制该版图区域生成该版图区域的重复模式，形成若干重复单元的阵列；

g. 连接所有重复单元而得到测试结构；

h. 将测试结构摆放到可寻址测试芯片版图中，在上面或下面一层的导线层，将每个引脚的接触点或通孔布线接入所对应的可寻址阵列终端。

9.如权利要求4所述的测试芯片版图的生成方法，其特征在于：所述的生成方法包括下述步骤：

a. 根据技术参数定义一个区域的大小；

b. 设置所需测试位置的坐标信息；

c. 从产品芯片版图中选取包含每个测试位置的版图区域，该版图区域包括通孔层及其上下金属层；

d. 用一个或以上上层通孔连接上层金属层，并定义其为引脚；

e. 用一个或以上下层通孔连接下层金属层，并定义其为引脚；

f. 多次复制版图区域生成该区域的重复模式，形成若干重复单元的阵列；

g. 连接所有重复单元而得到测试结构；

h. 将测试结构摆放到可寻址测试芯片版图中，在上层导线层上连接上层引脚到对应的可寻址阵列终端，在下层导线层上连接下层引脚到对应的可寻址阵列终端。

10.如权利要求3所述的测试芯片版图的生成方法，其特征在于：所述知识产权核的类型为大规模可寻址或划片槽可寻址或晶体管阵列。