[发明专利]多重图形的形成方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种多重图形的形成方法。

背景技术

随着集成电路设计的最小线宽和间距的不断缩小，当曝光线条的特征尺寸接近于曝光系统的理论分辨极限时，光刻成像就会发生严重的畸变，从而导致光刻图形质量的严重下降。为了减小光学邻近效应的影响，工业界提出了光刻分辨率增强技术。

其中一种技术为双重曝光（Double Print）技术，其利用多次曝光技术来获得较小线宽，但是双重曝光技术的工艺复杂，成本高，而且还存在多次曝光之间的对准（Alignment）问题。

另外一种技术为自对准双重图形（SADP：Self-aligned Double Patterning）技术，其被认为是填补浸入式光刻和极紫外光刻（EUV）之间鸿沟的有力保障。自对准双重图形技术在待刻蚀材料层上形成刻蚀牺牲层，在刻蚀牺牲层的周围形成侧墙，去除所述刻蚀牺牲层后，以所述侧墙为掩膜，刻蚀所述待刻蚀材料层，可以获得特征尺寸小的图形。

图1至图6示出了现有技术的一种基于自对准双重图形技术的自对准四重图形（SAQP：Self-aligned Quadruple Patterning）技术的工艺流程。

请参考图1，提供半导体衬底100，所述半导体衬底100表面具有待刻蚀材料层101；在所述待刻蚀材料层101上形成牺牲层102；在所述牺牲层102上形成若干分立的硬掩膜层103；在所述硬掩膜层103的周围形成第一侧墙104。

请参考图2，去除所述硬掩膜层103（参考图1）。

请参考图3，以所述第一侧墙104为掩膜刻蚀所述牺牲层102（参考图2），直至暴露出所述待刻蚀材料层101，形成牺牲图形105；去除所述第一侧墙104。

请参考图4，在所述牺牲图形105周围形成第二侧墙106。

请参考图5，去除所述牺牲图形105（参考图4）。

请参考图6，以所述第二侧墙106为掩膜刻蚀所述待刻蚀材料层101（参考图5），形成目标图形107，去除所述第二侧墙106。

上述的自对准四重图形技术，先采用光刻形成硬掩膜层103，再通过两次的侧墙图形转移，刻蚀待刻蚀材料层101，形成四倍于硬掩膜层103数量的目标图形107。但上述的方法形成的目标图形的数量有限，且需要多次的硬掩膜转移，工艺复杂。

其他有关多重图形的形成方法还可以参考公开号为US2012/0085733A1的美国专利申请。

发明内容

本发明解决的问题是现有技术形成小尺寸多重图形的工艺复杂，成本高。

为解决上述问题，本发明提供了一种多重图形的形成方法，包括：提供待刻蚀材料层；在所述待刻蚀材料层上形成若干分立的第一硬掩膜层；形成位于所述第一硬掩膜层周围的第一侧墙；形成位于所述第一侧墙周围的第二侧墙，所述第二侧墙与所述第一侧墙的材料不同；重复上述形成第一侧墙和第二侧墙的工艺若干次，在所述第一硬掩膜层周围形成第一侧墙和第二侧墙相间隔的多层侧墙结构；去除所述第一硬掩膜层和所述第二侧墙；以所述第一侧墙为掩膜刻蚀所述待刻蚀材料层，形成目标图形。

可选的，所述待刻蚀材料层为半导体层，所述目标图形作为半导体鳍部。

可选的，所述多层侧墙结构的最外层为第一侧墙。

可选的，重复形成第一侧墙和第二侧墙工艺的次数为1～100。

可选的，还包括在所述待刻蚀材料层上形成第一硬掩膜层之前，在所述待刻蚀材料层上形成第二硬掩膜层。

可选的，形成位于所述第一硬掩膜层周围的第一侧墙的工艺包括：形成覆盖所述第一硬掩膜层的第一侧墙材料层；回刻蚀所述第一侧墙材料层，位于所述第一硬掩膜层周围的第一侧墙材料层构成第一侧墙。

可选的，形成所述第一侧墙材料层的工艺为原子层沉积。

可选的，回刻蚀所述第一侧墙材料层的工艺为干法刻蚀。

可选的，所述第一侧墙的宽度范围为5nm～20nm。

可选的，形成位于所述第一侧墙周围的第二侧墙的工艺包括：形成覆盖所述第一硬掩膜层和所述第一侧墙的第二侧墙材料层；回刻蚀所述第二侧墙材料层，位于所述第一侧墙周围的第二侧墙材料层构成第二侧墙。

可选的，形成所述第二侧墙材料层的工艺为原子层沉积。

可选的，回刻蚀所述第二侧墙材料层的工艺为干法刻蚀。

可选的，所述第二侧墙的宽度范围为10nm～50nm。