[发明专利]一种阵列基板的制备方法

说明书

技术领域

本发明涉及显示技术领域，尤其涉及一种阵列基板的制备方法。

背景技术

LTPS(Low Temperature Poly-Silicon，低温多晶硅)薄膜场效应晶体管液晶显示器具有高分辨率、反应速度快、高亮度、高开口率等优点，加上由于LTPS的特点，使得其具有高的电子移动率；此外，还可以将外围驱动电路同时制作在基板上，达到系统整合的目标、节省空间及驱动IC的成本，并可减少产品不良率。

目前，LTPS-TFT(Thin Film Transistor，薄膜场效应晶体管)已越来越多的被应用，但现有技术中，为了解决LTPS-TFT的漏电流过大的问题，即，需采用轻掺杂工艺对半导体层进行掺杂，但，这使得在LTPS-TFT阵列基板的制造过程中，需多步掺杂工艺，从而增加构图工艺次数，使制造工艺复杂，制造流程繁多，材料消耗多，进而增加了加工时间和加工成本。

发明内容

本发明的实施例提供一种阵列基板的制备方法，可减少掺杂工艺和构图工艺的次数，降低成本。

为达到上述目的，本发明的实施例采用如下技术方案：

提供一种阵列基板的制备方法，包括：

通过一次构图工艺在基板上形成半导体有源层图案，位于所述半导体有源层图案两侧的第一图案、位于预定区域的所述第一图案一侧的第二图案、以及位于其余区域的所述第一图案一侧的第三图案；

对所述第二图案处的半导体进行一次掺杂工艺，形成第一导电类型的半导体；

对所述第一图案处的半导体进行一次轻掺杂工艺；

在完成前述步骤的基板上依次形成栅绝缘层，包括栅极图案的栅金属层，以及保护层；并通过一次构图工艺形成位于所述栅绝缘层的第一过孔和位于所述保护层的第二过孔；所述第一过孔和所述第二过孔至少露出所述第三图案；

对所述第三图案处的半导体进行一次掺杂工艺，形成第二导电类型的半导体；

在完成前述步骤的基板上形成包括源漏极图案的源漏金属层，以及与所述漏极图案电连接的像素电极图案。

本发明实施例提供了一种阵列基板的制备方法，通过一次构图工艺在基板上形成半导体有源层图案，位于所述半导体有源层图案两侧的第一图案、位于预定区域的所述第一图案一侧的第二图案、以及位于其余区域的所述第一图案一侧的第三图案，并通过两次掺杂工艺分别对所述第一图案、第二图案处的半导体进行掺杂，之后依次形成栅绝缘层，包括栅极图案的栅金属层，以及保护层，并通过一次构图工艺形成露出所述第三图案并位于所述栅绝缘层的第一过孔和位于所述保护层的第二过孔，再通过一次掺杂工艺对所述第三图案处的半导体进行相应的掺杂，最后通过构图工艺形成包括源漏极图案的源漏金属层，以及与所述漏极图案电连接的像素电极图案；与现有技术相比，本发明实施例可减少掺杂工艺和构图工艺的次数，从而降低了成本。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种三色调掩膜板的示意图；

图2为本发明实施例提供的制备阵列基板的流程示意图；

图3为本发明实施例提供的制备阵列基板的第一示意图；

图4为本发明实施例提供的制备阵列基板的第二示意图；

图5为本发明实施例提供的制备阵列基板的第三示意图；

图6为本发明实施例提供的制备阵列基板的第四示意图；

图7为本发明实施例提供的制备阵列基板的第五示意图；

图8为本发明实施例提供的制备阵列基板的第六示意图；

图9为本发明实施例提供的制备阵列基板的第七示意图；

图10为本发明实施例提供的制备阵列基板的第八示意图；

图11为本发明实施例提供的制备阵列基板的第九示意图；

图12为本发明实施例提供的制备阵列基板的第十示意图；

图13为本发明实施例提供的制备阵列基板的第十一示意图；

图14为本发明实施例提供的制备阵列基板的第十二示意图。