[发明专利]一种MOS晶体管的制备方法

说明书

技术领域

本发明属于半导体器件技术领域，涉及一种MOS晶体管的制备方法。

背景技术

随着半导体技术的发展，集成电路中器件的特征尺寸越来越小。当互补式金属氧化物半导体的制作工艺进展至微米级之后，由于源极/ 漏极区之间的沟道随之变短，当沟道区的长度减小到一定值时，会产生短沟道效应(Short Channel Effect) 与热载流子效应(Hot Carrier Effect)并进而导致元件无法运作。换言之，由于短沟道效应的存在会影响器件的性能，因此也就阻碍了集成电路中器件特征尺寸的进一步缩小。

为了避免短沟道效应与热载流子效应的发生，微米级与以下制作工艺的CMOS 的源极/ 漏极设计上会采用轻掺杂漏极区(Lightly Doped Drain，LDD) 结构，亦即在栅极结构下方邻接源极/漏极区的部分形成深度较浅，且掺杂型态与源极/ 漏极区相同的低掺杂区，以降低沟道区的电场。

当前研究集成电路基础技术的目标在于获得更高的单元集成度、更高的电路速度、更低的单位功能的功耗和单位功能成本。在器件尺寸等比缩小的过程中，更高的集成度与工作频率意味着更大的功耗，减小电源电压VDD 是减小电路功耗的一般选择，但VDD 的降低会导致器件的驱动能力和速度下降。减小阈值电压、减薄栅介质厚度可提高器件的电流驱动能力，但同时会导致亚阈值漏电流和栅极漏电流的增加，从而增大静态功耗，这就是目前IC 面临的“功耗-速度”困境。

提高器件沟道迁移率是解决上述困境的关键。在沟道迁移率大幅度提升的基础上，一方面可以采用较低的VDD 和较高的阈值漏电压，同时又可以保证器件有足够的电流驱动能力和速度。

目前的应变硅技术主要分为全局应变和局部应变。全局应变技术是指应力由衬底产生的，且可以覆盖所有制作在衬底上的晶体管区域，这种应力通常是双轴的。可产生全局应变的材料包括绝缘层上锗硅(SiGe on Insulator，SGOI)，锗硅虚拟衬底(SiGe virtual substrate) 等。局部应变技术通常只在半导体器件的局部向半导体沟道施加应力。局部应变技术主要有源漏区嵌入锗硅(SiGe) 或碳化硅(SiC)，双应力层(Dual Stress Layers，DSL) 和浅槽隔离(Shallow Trench Isolation，STI) 等。全局应变制造复杂，成本较高，局部应变与传统CMOS 制造工艺具有良好的兼容性且制造方法简单，从而在提高半导体器件性能时只需增加少量成本，因此受到业界广泛的应用。

已知，在N 型金属氧化物半导体场效应晶体管(NMOSFET) 来说，通过嵌入式碳化硅(SiC) 技术在紧邻NMOS 晶体管沟道的硅衬底中形成SiC 外延层，SiC 外延层会对沟道产生张应力，从而提高电子的迁移率，进而提高NMOS 晶体管的性能；在P 型金属氧化物半导体场效应晶体管(PMOSFET) 来说，通过嵌入式锗硅（SiGe）技术在紧邻PMOS 晶体管沟道的硅衬底中形成SiGe 外延层，SiGe 外延层会对沟道产生压应力，从而提高空穴的迁移率，进而提高PMOS 晶体管的性能。

现有技术中，如图1所示，Σ型SiGe源、漏区对沟道施加压应力进而提高PMOS的沟道迁移率（High Performance 30 nm Gate Bulk CMOS for 45 nm Node with Σ-shaped SiGe-SD，H.Ohta等，IEEE，2005）。不过，一方面，由于Σ型SiGe源、漏区对沟道施加的应力在该Σ型轮廓的凸出处最强，又由于该Σ型SiGe源、漏区的凸出位置A距离衬底表面还有一段距离，因此其对沟道的应力效果受限；另一方面，由于该Σ型源、漏区的凸出位置为相对的，该两个凸出位置离得越来越近时，不仅沟道掺杂需要变浅，容易导致源漏区注入的掺杂离子扩散至沟道区，而且该两个凸出位置容易产生穿通（punch）现象，导致器件失效；进一步，该两个凸出位置靠得很近时，使源、漏区分别与体区构成的pn结离得很近，缩短了源、漏区之间的有效沟道长度，则源、漏区容易出现短沟道效应。

但是，为了实现在更小尺寸的器件中进一步提高载流子迁移率的目的，则需要寻求对器件沟道增强应力方面新的突破。

另一方面，现有技术中，通常是通过离子注入形成不同的掺杂分布，从而达到改变晶体管击穿电压的目的，以使晶体管应用在ESD静电放电保护方面，不过，现有技术中调整的击穿电压受限，同时现有技术未在器件的本质结构上进行改进。

发明内容