[发明专利]一种PMOS晶体管的制造方法

说明书

技术领域

本发明属于半导体器件技术领域，涉及一种PMOS晶体管的制造方法。

背景技术

随着集成电路规模的不断增大和IC 工艺的迅速发展，集成电路中器件的特征尺寸越来越小。在半导体器件向高密度和小尺寸发展的过程中，金属- 氧化物- 半导体(MOS) 晶体管是主要的驱动力。当MOS晶体管的制作工艺进展至微米级之后，MOS 晶体管的沟道长度和宽度随之不断缩小，当沟道区的长度减小到一定值，使源/ 漏极耗尽区之间过于接近时，会导致出现不希望的穿通(punch through) 电流，产生了短沟道效应(Short Channel Effect)，同时还会产生热载流子效应(Hot Carrier Effect)，并进而导致晶体管无法运作。换言之，由于短沟道效应的存在会影响器件的性能，因此也就阻碍了集成电路中器件特征尺寸的进一步缩小。

现有的半导体技术中，形成晶体管的方法一般为：提供硅基底，在硅基底中形成阱区以及隔离结构；在硅基底表面上依次形成栅介质层和栅极；在栅介质层和栅极周围形成侧墙；以侧墙、栅介质和栅极为掩膜对硅基底进行离子注入形成源极和漏极，源极和漏极之间的阱区即为沟道区。

由于驱动电流和热载流子注入是MOS 晶体管设计中最为重要的两个参数，因此传统设计通过控制栅氧化层、沟道区域、阱区域、源/ 漏延伸区的掺杂形状、袋形注入(pocket implant) 区以及源/ 漏极注入形状和热预算等等来获得预料的性能。

具体地，为了避免短沟道效应与热载流子效应的发生，微米级与以下制作工艺的MOS 的源极/ 漏极设计上会采用轻掺杂漏极区(Lightly Doped Drain，LDD) 结构，亦即在栅极结构下方邻接源极/漏极区的部分形成深度较浅，且掺杂型态与源极/ 漏极区相同的低掺杂区，作为源/ 漏延伸区，以降低沟道区的电场；进一步，在源/ 漏延伸区植入较重的掺杂离子例如砷离子以形成超浅结(ultra-shallow junctions，USJ)，以提高器件的阈值电压Vt 并有效控制器件的短沟道效应；并且，对于0.18um 以下尺寸的半导体器件，会在源/ 漏延伸区附近形成包围源/ 漏延伸区的袋形注入区(pocket/halo)。袋形注入区的存在可以减小耗尽区的耗尽程度，以产生较小的穿透电流。

为了进一步提高沟道区的载流子迁移率，降低短沟道效应，现有技术中，采用Σ型SiGe源、漏区对沟道施加压应力进而提高PMOS的沟道迁移率（High Performance 30 nm Gate Bulk CMOS for 45 nm Node with Σ-shaped SiGe-SD，H.Ohta等，IEEE，2005），具体地，在形成B掺杂LDD结构及袋形注入区后，在栅区域两侧沉积SiGe沟槽刻蚀保护侧墙，之后刻蚀出Σ型沟槽，而后SiGe填充Σ型沟槽形成该Σ型SiGe源、漏区。

不过，由于SiGe沟槽刻蚀保护侧墙的沉积过程一般在高温下进行，进一步，随着晶体管栅极长度的持续缩小，氧化增强扩散影响B离子在硅和二氧化硅中的扩散以及分凝系数的改变，容易导致形成的LDD结构中B掺杂杂质从LDD结构中流失；同时，外延SiGe时气体成分中的氢也会导硅中B掺杂杂质的损失。而LDD结构中的B掺杂损耗导致沟道区与源、漏区的电阻升高，从而抬高沟道区的电场，降低工作电流，影响PMOS晶体管的工作性能。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种PMOS晶体管的制造方法，用于解决现有技术中由于轻掺杂源漏延伸区的B掺杂杂质损耗而引起的沟道与源、漏区的电阻增加的问题。

为实现上述目的及其他相关目的，本发明提供一种PMOS晶体管的制造方法，至少包括以下步骤：

1）提供一半导体衬底，在所述半导体衬底上制备栅区域，并对所述栅区域下方邻接预制备源、漏区的区域进行B离子轻掺杂注入，形成轻掺杂源漏延伸区；

2）在所述栅区域两侧沉积第一保护侧墙，在所述栅区域两侧的所述半导体衬底内刻蚀出第一沟槽，并在所述栅区域下保留部分轻掺杂源漏延伸区；

3）在所述第一沟槽内外延生长应力填充层以填充满所述第一沟槽；

4）在所述栅区域两侧的所述应力填充层内刻蚀出第二沟槽，其中，所述第二沟槽使栅区域部分悬空于所述应力填充层之上，同时在所述栅区域下的所述第二沟槽侧壁邻近被保留的部分轻掺杂源漏延伸区；

5）外延生长调节层以填充满所述第二沟槽，而后进行退火，其中，所述调节层与应力填充层的掺杂类型相同，同时，所述调节层的掺杂浓度高于所述应力填充层的掺杂浓度；