[发明专利]一种PMOS晶体管的制造方法有效
申请号: | 201310050747.3 | 申请日: | 2013-02-08 |
公开(公告)号: | CN103985634A | 公开(公告)日: | 2014-08-13 |
发明(设计)人: | 赵猛 | 申请(专利权)人: | 中芯国际集成电路制造(上海)有限公司 |
主分类号: | H01L21/336 | 分类号: | H01L21/336 |
代理公司: | 上海光华专利事务所 31219 | 代理人: | 李仪萍 |
地址: | 201203 *** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 一种 pmos 晶体管 制造 方法 | ||
1.一种PMOS晶体管的制造方法,其特征在于,所述制造方法至少包括以下步骤:
1)提供一半导体衬底,在所述半导体衬底上制备栅区域,并对所述栅区域下方邻接预制备源、漏区的区域进行B离子轻掺杂注入,形成轻掺杂源漏延伸区;
2)在所述栅区域两侧沉积第一保护侧墙,在所述栅区域两侧的所述半导体衬底内刻蚀出第一沟槽,并在所述栅区域下保留部分轻掺杂源漏延伸区;
3)在所述第一沟槽内外延生长应力填充层以填充满所述第一沟槽;
4)在所述栅区域两侧的所述应力填充层内刻蚀出第二沟槽,其中,所述第二沟槽使栅区域部分悬空于所述应力填充层之上,同时在所述栅区域下的所述第二沟槽侧壁邻近被保留的部分轻掺杂源漏延伸区;
5)外延生长调节层以填充满所述第二沟槽,而后进行退火,其中,所述调节层与应力填充层的掺杂类型相同,同时,所述调节层的掺杂浓度高于所述应力填充层的掺杂浓度;
6)以所述栅区域为掩膜,对位于栅区域两侧且形成有所述调节层和应力填充层的半导体衬底进行离子注入形成源区及漏区。
2.根据权利要求1所述的PMOS晶体管的制造方法,其特征在于:外延生长所述应力填充层及调节层时通入的掺杂源为含Ge元素的第一掺杂源和含B元素的第二掺杂源。
3.根据权利要求2所述的PMOS晶体管的制造方法,其特征在于:在步骤3)中,所述应力填充层在外延生长时由外层至内层的掺杂浓度逐层增加。
4.根据权利要求2所述的PMOS晶体管的制造方法,其特征在于:所述应力填充层中B掺杂杂质的浓度范围是1E18~2E20cm-2;所述应力填充层中Ge元素的摩尔比范围是0.1~0.5。
5.根据权利要求1所述的PMOS晶体管的制造方法,其特征在于:在步骤4)中,位于一第二沟槽上的栅区域悬空部分的宽度与所述第一保护侧墙的总宽度之比的范围是1/2~1。
6.根据权利要求1所述的PMOS晶体管的制造方法,其特征在于:所述第二沟槽与第一沟槽的深度比为1/5~1/3。
7.根据权利要求2所述的PMOS晶体管的制造方法,其特征在于:所述调节层中B掺杂杂质的浓度范围是5E19~8E20cm-2;所述调节层中Ge元素的摩尔比范围是0.1~0.5。
8.根据权利要求1所述的PMOS晶体管的制造方法,其特征在于:所述步骤5)中外延生长调节层填充满所述第二沟槽后继续外延生长。
9.根据权利要求1所述的PMOS晶体管的制造方法,其特征在于:步骤1)中B离子轻掺杂注入的能量为0.3~3KeV,B离子注入的剂量为1E13~5E13 cm-2。
10.根据权利要求1所述的PMOS晶体管的制造方法,其特征在于:步骤1)中所述B离子轻掺杂注入时与半导体衬底的法线夹角为0~7°。
11.根据权利要求1所述的MOS晶体管的制造方法,其特征在于:所述栅区域包括栅介质层、位于所述栅介质层上的栅极及位于所述栅介质层及栅极两侧的侧墙结构。
12.根据权利要求1所述的MOS晶体管的制造方法,其特征在于:所述半导体衬底的材料为Si、Si1-xCx或Si1-x-yGeyCx,其中,x的范围为0.01~0.1,y的范围为0.1~0.5。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造