[发明专利]电力半导体元件

说明书

本申请享受以日本专利申请2012-200540号(申请日：2012年9月12日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种电力半导体元件。

背景技术

作为电力半导体元件，例如存在纵型功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)。在纵型功率MOSFET中，具有在相对于从漏朝向源的方向垂直的横向上使p柱层和n柱层交替排列的超结构造(以下称为SJ构造)。

在SJ构造中，能够实现低导通电阻。在SJ构造中，通过使p柱层的横向的宽度和n柱层的横向的宽度变窄、而使p柱层以及n柱层的周期变窄，由此能够进一步减少导通电阻。然而，当使SJ构造微细化时，漏-源间电容增加，截止状态下的电力的损耗变大。此外，在MOSFET中，希望缩小芯片面积，但是当缩小芯片面积时，输入电容降低，容易产生开关噪声。

发明内容

本发明的实施方式提供一种低损耗、低噪声、低导通电阻的电力半导体元件。

根据本发明的实施方式，提供一种电力半导体元件，该电力半导体元件具备层叠体、多个栅电极、多个第一电极、第二电极以及第三电极。上述层叠体包括第一半导体层、第二半导体层、多个第三半导体层、第四半导体层、第五半导体层。第二半导体层设置在上述第一半导体层之上，为第一导电型。上述多个第三半导体层设置在上述第二半导体层，沿着与上述第一半导体层和上述第二半导体层之间的层叠方向垂直的第一方向以规定间隔排列，为第二导电型。上述第四半导体层设置在上述第二半导体层之上，为第二导电型。上述第五半导体层设置在上述第四半导体层，在上述层叠方向上与上述第二半导体层分离，为第一导电型。上述多个栅电极隔着绝缘膜设置在上述层叠体。上述多个栅电极分别沿着上述层叠方向延伸，具有比上述第二半导体层靠上的上端和比上述第四半导体层靠下的下端。上述栅电极的至少一部分配置在相邻的2个上述第三半导体层之间。上述多个第一电极分别隔着绝缘膜设置在上述多个栅电极的各个栅电极之下。上述第一电极的下端比上述第一半导体层靠上。上述第二电极与上述第一半导体层电连接。上述第三电极与上述第五半导体层电连接。上述多个第一电极中的任意个第一电极与上述栅电极电连接。上述多个第一电极中的其他的任意个第一电极与上述第三电极电连接。

附图说明

图1是对第一实施方式的电力半导体元件的构成进行例示的示意截面图。

图2是对第一实施方式的其他电力半导体元件的构成进行例示的示意截面图。

图3是对第二实施方式的电力半导体元件的构成进行例示的示意立体截面图。

图4(a)以及图4(b)是对第三实施方式的电力半导体元件的构成进行例示的示意图。

图5(a)以及图5(b)是对第三实施方式的其他电力半导体元件的构成进行例示的示意图。

附图标记的说明

10…层叠体，11…n⁺漏层(第一半导体层)，12…漂移层(第二半导体层)，12a…n柱层，13…p柱层(第三半导体层)，13a…下端，14…p基层(第四半导体层)，15…n源层(第五半导体层)，15a…下端，15p…第一部分，15q…第二部分，21…漏电极(第二电极)，22…源电极(第三电极)，30…沟槽，31…栅电极，31a…上端，31b…下端，32…绝缘膜，32a…下端，33…栅绝缘膜，34…场板绝缘膜，41…场板电极(第一电极)，41a…下端，41p…第一场板电极，41q…第二场板电极，110、112、120、130、132…MOSFET(电力半导体元件)，CP1、CP2…位置，n1～n8…浓度，PT1、PT2…节距

具体实施方式

以下，参照附图来说明各实施方式。

此外，附图是示意或者概念性的图，各部分的厚度与宽度的关系、部分之间的大小的比率等，不一定限于与现实相同。此外，即使在表示相同部分的情况下，也有时通过附图使相互的尺寸、比率不同地加以表示。

此外，在本申请说明书和各图中，关于已经出现的图，对于与已经说明了的要素同样的要素赋予相同的附图标记而适当省略详细说明。

(第一实施方式)

图1是对第一实施方式的电力半导体元件的构成进行例示的示意截面图。