[发明专利]静电放电保护电路有效

专利信息
申请号: 201310044884.6 申请日: 2013-02-05
公开(公告)号: CN103247621A 公开(公告)日: 2013-08-14
发明(设计)人: 庄健晖 申请(专利权)人: 联发科技股份有限公司
主分类号: H01L27/02 分类号: H01L27/02
代理公司: 北京万慧达知识产权代理有限公司 11111 代理人: 于淼;杨颖
地址: 中国台湾新竹科*** 国省代码: 中国台湾;71
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摘要:
搜索关键词: 静电 放电 保护 电路
【权利要求书】:

1.一种静电放电保护电路,其特征在于,包括:

第一NMOS晶体管,耦接于电源线;

第二NMOS晶体管,该第二NMOS晶体管的漏极耦接于该第一NMOS晶体管以及该第二NMOS晶体管的源极耦接于地;

检测单元,用于当静电放电事件发生于该电源线时提供检测信号;以及

触发单元,用于按顺序导通该第二NMOS晶体管和该第一NMOS晶体管以响应该检测信号,使得通过该第一NMOS晶体管和该第二NMOS晶体管形成从该电源线到地的放电路径。

2.根据权利要求1所述的静电放电保护电路,其特征在于,该检测单元包括:

第一电阻,耦接于该电源线和该第一NMOS晶体管的栅极之间;

第二电阻,耦接于该第一NMOS晶体管的栅极和地之间;

第三电阻,耦接于该电源线;以及

二极管,该二极管的阳极耦接于地,以及该二极管的阴极耦接于该第三电阻。

3.根据权利要求2所述的静电放电保护电路,其特征在于,该触发单元包括:

第一PMOS晶体管,该第一PMOS晶体管的源极耦接于该电源线,以及该第一PMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极,并且该第一PMOS晶体管的栅极耦接于该二极管的阴极用于接收该检测信号;

第四电阻,耦接于该第二NOMS晶体管的栅极和地之间;以及

第二PMOS晶体管,该第二PMOS晶体管的源极耦接于该第一NMOS晶体管的栅极,以及该第二PMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极,并且该第二PMOS晶体管的栅极耦接于该二极管的阴极用于接收该检测信号,

其中,当不发生该静电放电事件时,该第一PMOS晶体管和该第二PMOS晶体管通过该检测信号截止;

其中,当不发生该静电放电事件时,该第一NMOS晶体管通过位于该第一电阻和该第二电阻之间的分压电压导通,并且该第二NMOS晶体管通过该第四电阻截止。

4.根据权利要求3所述的静电放电保护电路,其特征在于,当该静电放电事件发生时,该第一PMOS晶体管和该第二PMOS晶体管通过检测信号导通;其中,来自该电源线的静电放电能量通过该第一PMOS晶体管从而导通该第二NMOS晶体管,以及来自该电源线的静电放电能量通过该第一PMOS晶体管以及该第二PMOS晶体管从而导通该第一NMOS晶体管。

5.根据权利要求1所述的静电放电保护电路,其特征在于,该检测单元包括:

第一电阻,耦接于该电源线和该第一NMOS晶体管的栅极之间;

第二电阻,耦接于该第一NMOS晶体管的栅极和地之间;

第三电阻,耦接于该电源线;

第四电阻,耦接于该第三电阻和地之间;以及

电容,与该第四电阻并联。

6.根据权利要求5所述的静电放电保护电路,其特征在于,该触发单元包括:

第一PMOS晶体管,该第一PMOS晶体管的源极耦接于该电源线,以及该第一PMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极,该第一PMOS晶体管的栅极耦接于该电容用于接收该检测信号;

第三NMOS晶体管,该第三NMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极,以及该第三NMOS晶体管的源极耦接于地,该第三NMOS晶体管的栅极耦接于该电容并用于接收该检测信号;

至少一个二极管,以正向传导方向从该电源线耦接至该第一PMOS晶体管;以及

第二PMOS晶体管,该第二PMOS晶体管的源极耦接于该第一NMOS晶体管的栅极,以及该第二PMOS晶体管的漏极耦接于该第二NMOS晶体管的栅极,并且该第二PMOS晶体管的栅极耦接于该电容以用于接收该检测信号,

其中,当不发生该静电放电事件时,该第一PMOS晶体管和该第二PMOS晶体管通过该检测信号截止;

其中,当不发生该静电放电事件时,该第一NMOS晶体管通过位于该第一电阻和该第二电阻之间的分压电压导通,并且该第二NMOS晶体管通过该第三NMOS晶体管截止。

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