[发明专利]半导体封装及其制造方法无效
申请号: | 201310036168.3 | 申请日: | 2013-01-30 |
公开(公告)号: | CN103178039A | 公开(公告)日: | 2013-06-26 |
发明(设计)人: | 陈建庆;陈宪章;高仁杰 | 申请(专利权)人: | 日月光半导体制造股份有限公司 |
主分类号: | H01L23/488 | 分类号: | H01L23/488;H01L21/48;H01L21/60 |
代理公司: | 上海专利商标事务所有限公司 31100 | 代理人: | 陆勍 |
地址: | 中国台湾高雄市*** | 国省代码: | 中国台湾;71 |
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摘要: | |||
搜索关键词: | 半导体 封装 及其 制造 方法 | ||
技术领域
本发明是有关于一种半导体封装及其制造方法,且特别是有关于一种将晶粒直立式地接合在基板上的封装结构及其制造方法。
背景技术
现今,电子产品的开发设计有着重于轻薄短小、多功能与高速度的趋势。因此,在电子封装产业积极的投入与研发后,各种型式的封装技术与产品相继问世。电子封装产业除了以支援电子产品的开发需求为使命之外,如何不断地提高各式封装产品的输入/输出(I/O)的密集度、降低生产成本、增加生产效率,来使产品更具有优势与竞争力,实乃其所致力的目标之一。
发明内容
根据本发明,提出一种半导体封装。半导体封装包括一基板、一第一导电凸起物、一晶粒、一导电垫与一焊料。基板具有一基板表面。第一导电凸起物位在基板上并凸出基板表面。第一导电凸起物具有一下导电部分与一上导电部分。下导电部分具有一上表面。上导电部分凸出于下导电部分的上表面。上导电部分具有一梯形表面或倾斜表面邻接下导电部分的上表面。晶粒具有一晶粒表面。导电垫位在晶粒上。晶粒表面垂直于基板表面。第一导电凸起物通过焊料与导电垫物理连结及电性连结。
根据本发明,提出一种半导体封装。半导体封装包括一基板、一第一导电凸起物、一晶粒、一导电垫、一第二导电凸起物与一焊料。基板具有一基板表面。第一导电凸起物位在基板上并凸出基板表面。晶粒具有一晶粒表面。导电垫位在晶粒上。第二导电凸起物位在导电垫上并凸出于晶粒的晶粒表面。晶粒表面垂直于基板表面。第一导电凸起物通过焊料与第二导电凸起物物理连结及电性连结导电垫。
根据本发明,提出一种半导体封装。半导体封装包括一基板、一第一导电垫、一焊料、一晶粒、一第二导电垫与一导电层。基板具有一基板表面。第一导电垫配置在基板上。焊料配置于第一导电垫上并凸出基板表面。晶粒具有一晶粒表面与一切割道。第二导电垫位在晶粒上。导电层从切割道的晶粒表面穿入晶粒中。第二导电垫与导电层彼此相连。晶粒表面垂直于基板表面。第一导电垫是通过焊料与第二导电垫物理连结及电性连结。
根据本发明,提出一种半导体封装的制造方法。方法包括以下步骤。提供一基板。基板具有一基板表面。配置一第一导电凸起物在基板上并凸出基板表面。第一导电凸起物具有一下导电部分与一上导电部分。下导电部分具有一上表面。上导电部分凸出于下导电部分的上表面。上导电部分具有一梯形表面或倾斜表面邻接下导电部分的上表面。提供一晶粒。晶粒具有一导电垫于其上。晶粒具有一晶粒表面。配置一焊料在导电垫上。以晶粒表面垂直于基板表面的方向,通过焊料物理连结并电性连结第一导电凸起物与导电垫。
根据本发明,提出一种半导体封装的制造方法。方法包括以下步骤。提供一基板。基板具有一基板表面。配置一第一导电凸起物在基板上并凸出基板表面。配置一焊料在第一导电凸起物上。提供一晶粒。晶粒具有一导电垫于其上。晶粒具有一晶粒表面。配置一第二导电凸起物在导电垫上并凸出于晶粒的晶粒表面。以晶粒表面垂直于基板表面的方向,通过焊料与第二导电凸起物物理连结及电性连结第一导电凸起物与导电垫。
根据本发明,提出一种半导体封装的制造方法。方法包括以下步骤。提供一基板。基板具有一第一导电垫于其上。基板具有一基板表面。配置一焊料于第一导电垫上并凸出基板表面。提供一晶圆。晶圆具有多个晶粒预定区域与多个填充导电材料的盲孔。盲孔位于晶粒预定区域之间的切割道中。形成数个第二导电垫位在晶粒预定区域上并与盲孔电性连结。沿着切割道与盲孔切割晶圆形成多个晶粒。切割之后的盲孔是形成多个导电层从晶粒的切割道的一晶粒表面穿入晶粒中。以晶粒表面垂直于基板表面的方向,通过焊料将第一导电垫与第二导电垫物理连结及电性连结。
为让本发明的上述内容能更明显易懂,下文特举实施例,并配合所附图式,作详细说明如下:
附图说明
图1A绘示根据一实施例的半导体封装的剖面图。
图1B为根据一实施例的半导体封装的上视示意图。
图1C为根据一实施例的第一导电凸起物与第二导电凸起物的示意图。
图2为根据一实施例的第一导电凸起物与第二导电凸起物的示意图。
图3A至图3B绘示根据一实施例的半导体封装的制造方法。
图4A绘示根据一实施例的半导体封装的示意图。
图4B为根据一实施例的半导体封装的上视示意图。
图4C为根据一实施例的晶粒与第二导电凸起物的示意图。
图5为根据一实施例的晶粒与第二导电凸起物的示意图。
图6为根据一实施例的晶粒与第二导电凸起物的示意图。
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