[发明专利]晶种层结构和方法

说明书

技术领域

本发明涉及半导体器件，具体而言涉及晶种层结构和方法。

背景技术

由于各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成密度的不断改进，半导体产业经历了快速增长。对于大多数情况来说，集成密度方面的这种改进是由于最小部件尺寸的不断减小，这允许更多的元件集成在给定面积上。最近随着对甚至更小的电子器件的需求的增加，对更小型且更具创造性的半导体管芯的封装技术的需求也在不断增加。

这些有创造性的封装技术中的一种是制造互连结构，例如通孔和金属线。互补金属氧化物半导体(CMOS)器件可以包括各种半导体结构，诸如晶体管、电容器、和/或电阻器等。包括金属线的一个或多个导电层形成在半导体结构的上方并通过相邻的介电层分离开。通孔形成在介电层中从而在相邻的金属线之间提供电连接。总之，金属线和通孔互连半导体结构并在半导体结构和CMOS器件的外部接触件之间提供导电沟道。

可以通过使用双镶嵌工艺形成金属线及其相邻的通孔。根据双镶嵌结构的制造工艺，包括通孔部分和沟槽部分的双镶嵌开口形成在介电层内。可以通过本领域已知的光刻技术形成双镶嵌开口。通常，光刻涉及沉积光刻胶材料，然后根据指定的图案进行照射(曝光)和显影从而去除一部分光刻胶材料。剩余的光刻胶材料保护下面的材料免于进行随后的处理步骤，诸如蚀刻。蚀刻工艺可以是湿式或干式、各向异性或各向同性的蚀刻工艺，但优选的是各向异性干式蚀刻工艺。在蚀刻工艺之后，可以去除剩余的光刻胶材料。还应该注意到，可以通过一种或多种可选的工艺步骤(例如先通孔或先沟槽镶嵌工艺)形成镶嵌互连开口。

双镶嵌开口形成之后，可以沿着双镶嵌开口的侧壁和底部形成阻挡层和晶种层。可以通过合适的制造技术形成阻挡层，诸如各种物理汽相沉积(PVD)技术等。可以通过使用合适的制造技术形成晶种层，诸如PVD、无电镀等。

而且，可以对双镶嵌开口施用电镀工艺。结果，双镶嵌开口被导电材料填充。导电材料可以包括铜，但是可以可选地利用其他合适的材料，诸如铝、合金、钨、银、掺杂的多晶硅、这些的组合和/或类似的材料。

发明内容

为了解决现有技术中存在的问题，根据本发明的一方面，提供了一种装置，包括：在衬底上方形成的介电层；在所述介电层中形成的通孔开口；以及沿着所述通孔开口的侧壁以及底部形成的晶种层，其中所述晶种层包括：在所述通孔开口的底部上形成的底部晶种层部分；沿着所述通孔开口的侧壁的上部形成的侧壁晶种层部分，其中所述侧壁晶种层部分具有第一厚度；和在所述底部晶种层部分和所述侧壁晶种层部分之间形成的拐角晶种层部分，其中所述拐角晶种层部分具有第二厚度，并且所述第二厚度大于所述第一厚度。

在所述的装置中，所述通孔开口是双镶嵌结构的通孔部分。

在所述的装置中，所述第二厚度与所述通孔开口的纵横比成比例。在一个实施例中，当所述通孔开口的纵横比是1.6时，所述第二厚度等于约80埃；以及当所述通孔开口的纵横比是2.0时，所述第二厚度等于约180埃。

所述的装置还包括在所述晶种层下面形成的阻挡层。

所述的装置还包括在所述通孔开口中填充的导电材料。在一个实施例中，所述的装置还包括：在所述导电材料上方形成的金属覆盖件；以及在所述金属覆盖件上方形成的蚀刻停止层。

根据本发明的另一方面，提供了一种方法，包括：在衬底上方沉积介电层；在所述介电层中形成双镶嵌开口，其中所述双镶嵌开口包括：通孔开口和沟槽开口；在所述双镶嵌开口的表面上方沉积晶种层；对所述晶种层的底部施用再溅射工艺；以及对所述晶种层的底部实施沉积工艺。

所述的方法还包括：在所述双镶嵌开口的表面上方沉积晶种层的步骤之前，沿着所述双镶嵌开口的侧壁和底部形成阻挡层。

所述的方法还包括：使用物理汽相沉积工艺沉积晶种层。

在所述的方法中，对所述晶种层的底部施用所述再溅射工艺的步骤还包括：使用氩等离子体束撞击所述晶种层的底部。

所述的方法还包括：用铜填充所述双镶嵌开口。在一个实施例中，所述的方法，还包括：施用平坦化工艺来去除多余的铜。

在所述的方法中，所述晶种层包括：沿着所述通孔开口的侧壁并靠近所述通孔开口的侧壁的上部形成的侧壁晶种层部分，其中所述侧壁晶种层部分具有第一厚度；以及在所述通孔开口的底部和所述侧壁晶种层部分之间形成的拐角晶种层部分，其中所述拐角晶种层部分具有第二厚度，并且所述第二厚度大于所述第一厚度。