[发明专利]基于晶体管的高速D触发器

说明书

技术领域

本发明属于集成电路设计技术领域，涉及触发器，尤其涉及一种基于晶体管HBT器件的高速D触发器，可用于程序分频器中。

技术背景

程序分频器是锁相式频率合成器中的重要的组成部分，频率合成器的许多重要特性都与程序分频器的性能有关，比如程序分频器的工作速度限制了频率合成器输出信号的最高频率，它的相位噪声影响频率合成器的带内相位噪声。因此提升程序分频器的速度、降低程序分频器的相位噪声，对于一个高性能的频率合成器就显得异常重要。

程序分频器与固定分频器的根本区别就是程序分频器的分频比在一定范围内连续可变，分频比是可编程的。一般程序分频器的结构示意图如图1所示，其采用简单的二进制异步计数结构实现分频功能，主要由可预置D触发器构成。一个含有N级可预置D触发器的程序分频器能实现2~2^N任意自然数的连续可变分频，其分频比控制方式为N位二进制值输入，其中N≥2。

由于D触发器是组成程序分频器的主要成份，所以提高D触发器的性能就可以提高程序分频器的性能，进而改善频率合成器的性能。图2是现有的基于晶体管的高速D触发器的电路单元示意图。

目前，可预置的高速D触发器一般都采用MOS管搭建。如文献“2003IEEE Conference on Electron Devices and Solid-State Circuits，pp.269-272《A2GHz programmable counter with new re-loadable D flip-flop》”报道了由M.A.DO、X.P.Yu和J.G. Ma等人设计的一个可预置D触发器，该D触发器采用真单相结构，其由21个MOS管搭建起来的。这个可预置D触发器由于采用MOS管搭建，因而存在如下缺点：

1)工作速度慢，不适合应用于高速程序分频器；

2)相位噪声高，使整个程序分频器的相位噪声高；

3)工作频率低，不适合应用于高频段的程序分频器。

发明内容

本发明的目的在于避免上述已有技术的不足，提出一种基于晶体管的高速D触发器，以降低相位噪声，提高工作速度和工作频率。

为实现上述目的，本发明包括第一锁存器1、第二锁存器2、预置电路3和电流源电路4，所述预置电路3用于对外界输入的预置信号进行信号采样，从而实现预置功能；所述第二锁存器2中的输入端与第一锁存器1的输出端相连，第二锁存器2的输出端与预置电路3相连，电流源电路4与第一锁存器1和第二锁存器2相连；

其特征在于：

预置电路3由第五差分电路Q17，Q18构成，该第五差分电路Q17，Q18的集电极分别与第二锁存器2中的第二交叉耦合电路Q11，Q12的集电极相连，该第五差分电路Q17，Q18的发射极与第二锁存器2的电流输入端相连；

电流源电路设为两个，且第一电流源电路4a与第一锁存器1的电流输入端相连，为第一锁存器2提供稳定的电流，第二电流源电路4b与第二锁存器2的电流输入端相连，为第二锁存器2提供稳定的电流；

作为优选，所述的第一锁存器1包括第一差分电路Q1，Q2、第二差分电路Q5，Q6和第一交叉耦合电路Q3，Q4，该第一差分电路Q1，Q2的集电极与第一交叉耦合电路Q3，Q4的集电极相连，第二差分电路中的Q5集电极与第一差分电路Q1，Q2的发射极相连，第二差分电路中的Q6集电极与第一交叉耦合电路Q3，Q4的发射极相连。

作为优选，所述的第二锁存器2包括第三差分电路Q9，Q10、第四差分电路Q13，Q14和第二交叉耦合电路Q11，Q12，该第三差分电路Q9，Q10的集电极与第二交叉耦合电路Q11，Q12的集电极相连，第四差分电路中的Q13集电极与第三差分电路Q9，Q10的发射极相连，第四差分电路中Q14集电极与第二交叉耦合电路Q11，Q12的发射极相连。

作为优选，所述的第一电流源电路4a包括晶体管Q7、晶体管Q8以及电阻R5；晶体管Q7的基极与晶体管Q8的基极相连后与电阻R5相连，构成第一镜像电流源；晶体管Q8的集电极与第二差分电路Q5，Q6的发射极相连。

作为优选，所述的第二电流源电路4b包括晶体管Q15、晶体管Q16以及电阻R6；晶体管Q15的基极与晶体管Q16的基极相连后与电阻R6相连，构成第二镜像电流源；晶体管Q16的集电极与第四差分电路Q13，Q14的发射极相连。