[发明专利]NAND闪存及对其施加偏压的方法

说明书

技术领域

本发明是有关于闪存技术，且特别是有关于适合高密度实施的闪存。本发明主张2012年6月20日提出申请的美国临时申请案第61/661,852号的优先权。

背景技术

闪存是一种非易失性集成电路存储器技术。传统的闪存采用浮栅存储器单元。用于闪存的另一种型式的存储器单元被称为电荷捕捉存储器单元，其使用一介电电荷捕捉层以取代浮栅。

典型的闪存存储单元是由一场效晶体管FET结构所构成，场效晶体管FET结构具有被一通道隔开的一源极和一漏极，以及与通道隔开了一电荷储存构造的一栅极，电荷储存构造包括一隧道介电层、电荷储存层(浮栅或介电材料)以及一阻挡介电层。依据早期已知的被称为SONOS装置的电荷捕捉存储器设计，源极、漏极及通道是形成于一硅基板(S)中，隧道介电层是由氧化硅(O)所组成，电荷储存层是由氮化硅(N)所组成，阻挡介电层是由氧化硅(O)所组成，且栅极包括多晶体(S)。

数据是通过控制电荷储存构造所捕捉的电荷数量而储存于一闪存装置中。所储存的电荷量设定为闪存装置的存储器单元的阈值电压，其允许数据被感测。

因为目标阈值电压数值对于低电压应用更严格以及在单一存储单元储存多重位的应用，在多个数据感测周期期间，电荷保存将出现问题。具体言之，问题因下列原因而起，存储单元噪声效应最小化以及因其他存储单元的操作来避免不必要的电荷隧穿进入存储器单元。

关于针对多串行的存储器单元执行感测操作，可应用偏压技术以限制传进入存储单元中的噪声效应，噪声是在准备感测存储器单元中的位时由位线的充电所导致。举例而言，当位线正被充电时，这些串行的存储器单元可以通过将这些串行连接至位线的串行选择开关断开(open)而与位线隔离。

虽然在位线设定期间断开串行选择开关的这种技术可限制存储器单元上的噪声效应，但这会产生另一种问题，亦即不必要的存储单元内电荷隧穿，其经由存储器单元的存储单元内的自感应电容提升而产生。举例而言，如果串行选择开关被断开以避免电流从串行流至位线，则当低于高阈值电压电平的一电压是被施加至处于高阈值电压状态的一选定存储器单元时，遍及串行中的存储器单元的整个半导体本体的电流路径是于选定存储单元被损坏。这使在选定存储单元与串行选择开关之间的区段(section)为浮接。具有浮接半导体本体的存储器单元上的通过电压的电压转态导致电容式升压。这种升压因而建立电场，导致不必要的电荷譬如经由热载子注入而隧穿进入选定存储单元或其他存储单元中。

因此，期望提供一种新存储器技术，其减少电容式升压，同时仍然限制经由位线的充电被传入至存储单元的噪声量。

发明内容

本发明提供一种包括闪存的集成电路，其被设计成用于施加一偏压配置，包括：(1)施加电压至存储器单元的一选定串行中的未选定及选定字线，(2)通过将位于选定字线的两侧上的存储器单元的半导体本体区域耦接至一参考电压，来预充电多串行的存储器单元的半导体本体区域，及(3)将感测节点充电至一感测电压，而在串行与感测节点之间的开关被断开，以能使串行隔离于由设定感测节点上的电压所导致的噪声。因为在串行与感测节点的隔离期间，未选定的字线上的转态结果，电容式升压在那段时间的某些或全部期间通过将半导体本体耦接至参考电压而被减少或避免。可用以达成此种条件的偏压配置可被施加在单一层，及多重层(例如3D)存储器阵列中。

本发明提供一种存储器装置，其包括多个串联配置在半导体本体中的存储器单元以及在一NAND阵列中的一NAND串行，此NAND阵列具有多条耦接至对应的存储器单元的字线。依据前述的偏压配置，控制电路耦接至多条字线且耦接至半导体本体，因为其阈值低于一某个电压电平的结果，适合于用于决定电流是否在一选定目标存储器单元中流动。

本发明的其他实施样态及优点可从图式、详细说明与权利要求范围中了解。

附图说明

图1显示一偏压配置的一选定NAND串行的简化剖面图。

图2A及图2B为依据图1的具有一施加偏压配置的一选定NAND串行的简化电路图以及时序图。

图3A及图3B为具有一施加偏压配置的一选定NAND串行的简化电路图以及偏压配置时序图，其中在选定存储单元的两侧上的半导体本体区域是在位线设定期间耦接至一参考电压。

图4为显示未选定的NAND串行偏压，其如同显示于图3B中的偏压配置时序图。

图5为一替代偏压配置时序图。

图6为另一种替代偏压配置时序图。

图7为另一种替代偏压配置时序图。

图8为另一种替代偏压配置时序图。