[发明专利]非易失性存储器的制造方法

说明书

技术领域

本发明是有关于半导体装置的制造方法，且特别是有关于一种非易失性存储器装置的制造方法。

背景技术

非易失性存储器（non-volatile memory，NVM）由于写入的数据在断电后不会消失，且可进行多次读取、写入、抹除等特性，因此被广泛应用于各种电子产品中，例如移动电话及数码相机等便携式电子装置。典型的非易失性存储器包括了由浮置栅极（floating gate，FG）及控制栅极（control gate，CG）所构成的堆迭式栅极结构，其中浮置栅极设置于基底与控制栅极之间，在浮置栅极与基底之间具有穿隧介电层，在控制栅极与浮置栅极之间则具有栅极介电层。可通过控制浮置栅极中的电子分布状态，改变存储单元的临界电压（threshold voltage，Vt），进而达到读取、写入、或抹除资料的效果。

对于不同种类的非易失性存储器装置，是利用对控制栅极施加适当电压，使存储单元的通道（channel）中的电子通过不同机制进出浮置栅极，以改变其浮置栅极中的电荷分布状态。因此，存储单元的浮置栅极的界面性质（例如浮置栅极与栅极介电层之间的表面均匀度）对于数据的读取、写入、抹除具有显著的影响。

图1A～图1D为一系列剖面图，用以说明现有非易失性存储器装置100的制造方法的流程。首先，可在基底10上形成隔离结构，例如浅沟槽隔离（shallow trench isolation，STI），以电性隔离各个电子元件。如图1A所示，基底10包括存储单元区C及周边区P，在前述二个区域（存储单元区C及周边区P）分别具有多个隔离结构102c及102p突出于基底10的表面。介电层104c及104p分别形成于各个隔离结构102c及102p之间。在介电层104c及104p上方分别形成第一掩膜层106c及106p，此第一掩膜层106c及106p是在形成隔离结构时，作为非隔离结构形成区域的掩膜层之用。接着，如图1B所示，为了形成存储单元的浮置栅极，移除第一掩膜层106c及106p以露出各个隔离结构102c、102p之间的开口，并进行井注入（well implantation）I。如图1C所示，在移除介电层104c及104p及形成穿隧介电层104c’及104p’等步骤后，毯覆式形成导体层108于基底10的表面上以填充各个隔离结构102c及102p之间的开口，作为非易失性存储器装置的浮置栅极。

在填入作为浮置栅极的导体层108后，需要将基底10上方结构的表面平坦化，以确保存储单元的电性并利于后续工艺的进行，故可实施一化学机械研磨（chemical mechanical polish，CMP）步骤。此步骤通常通过先形成一图案化的研磨阻挡层覆盖于基底10的周边区上，再以此图案化的研磨阻挡层为基准，将基底10上方的结构研磨至适当的厚度及表面均匀度。如图1C所示，研磨阻挡层110通常是利用在基底10上方沉积一层与导体层108具有不同刻蚀选择比的膜层而形成，例如在使用多晶硅作为导体层108时，可沉积由一氮化硅层与一四乙氧基硅烷（tetraethyl orthosilicate，TEOS）层积而形成的双层结构作为研磨阻挡层110。通过一光学微影及刻蚀步骤，可选择性移除研磨阻挡层110位于存储单元区C的部分，留下位于周边区P的部分而形成图案化的研磨阻挡层110’。然而，请同时参照图1C～图1D，由于图案化的研磨阻挡层110’是设置于导体层108之上，因此基底10上部分导体层108厚度较薄的区域其高度可能略低于图案化的研磨阻挡层110’，导致进行化学机械研磨时，这些厚度较薄的区域无法受到充分的研磨而使基底10上方结构的表面均匀度变差，例如在非易失性存储器装置100的存储单元区C的浮置栅极上可能会形成碟状凹陷D（gate dishing），或在周边区P可能会有导体层材料的残留等等，进而产生装置失效、临界电压漂移（Vt distribution shift）、装置可靠度降低、及生产良率降低等问题。

因此，亟需寻求一种新的非易失性存储器的制造方法，以解决现有方法中上述的问题，并改善存储器装置的效能。

发明内容

本发明提供一种非易失性存储器的制造方法，以解决现有技术中存在的由于碟状凹陷和导体层材料残留导致的装置失效、临界电压漂移、装置可靠度降低及生产良率降低等问题。