[发明专利]半导体装置

说明书

技术领域

本发明涉及半导体装置，特别涉及在通过切割将半导体晶片分割为单个的半导体芯片时，谋求防止残留在半导体芯片端部的划片TEG焊盘的切断残渣部与接合线等发生短路的半导体装置。

背景技术

近年来，半导体装置随着微细化的发展而谋求高集成化和高密度化，并且具备各种电路功能等的高功能化的发展也非常显著。在这样的发展中，为了监控工艺且分析不良等，能够准确地掌握基本器件和基本电路的特性的评估元件即试验元件组（TEG）的作用是不可或缺的。随着半导体装置的高密度化和高功能化，TEG的个数趋于增加。

所述TEG在半导体基板内占有相应的面积，在半导体晶片状态下的用于评估基本特性的TEG因为在半导体晶片制作完的时刻得到评估数据，所以在该时刻能够实现该评估目的。因此，通过在因半导体基板被切割为单个的半导体芯片而消失的划片槽上设置上述用途的TEG，能够谋求半导体基板的有效利用。下面，将设置在划片槽上的TEG称为划片TEG，并对其进行说明。

如前所述，完成了前工序的半导体晶片通过切割划片槽而被分割为单个的半导体芯片。即划片槽的作用在于直到制作完半导体晶片使各半导体芯片一体化，之后划片槽成为通过切割被切断除去的区域。因此，划片槽优选为处于宽度尽可能窄的状态，但是划片TEG的采用，使划片槽的宽度趋于增大。

在下面的专利文献1中，通过尽量使划片TEG最上层的划片TEG焊盘与基底形成区域重叠，谋求缩小划片TEG在划片槽内所占有的面积。

另外，在专利文献2中公开了利用掩模对准标记来防止划片TEG增大的内容。

在专利文献3中公开了一种特殊情况，为了减少前工序完成后的半导体器件的高频特性与后工序完成后的半导体器件的高频特性之差，并且为了维持成品的电特性等的可靠性，废除划片TEG以减小划片槽宽度的内容。

专利文献1：（日本）特开2003-332397号公报

专利文献2：（日本）特开平08-138999号公报

专利文献3：（日本）特开2006-120896号公报

如上所示，专利文献1，2公开了尽量减小划片TEG的大小，以谋求有效利用半导体基板的内容。即使在该情况下，划片TEG最上层的划片TEG焊盘也需要规定的大小。这是因为需要在划片TEG焊盘上适当地抵接具有规定剖面积的特性测量用探针。

其结果，如前所述，为了有效利用半导体基板而将划片槽的宽度尽量设计得狭窄，所以，如图4（A）的划片槽附近的主要部分的放大俯视图所示，划片TEG焊盘33在垂直于划片槽31的方向上的宽度被扩展至划片槽31的宽度。例如，划片TEG焊盘在垂直于划片槽31方向上的宽度被设定为划片槽宽度的90%以上。

划片TEG焊盘33由铝（Al）等所构成的金属薄膜形成。其膜厚通常为1μm左右，但是在流有较大电流的功率类器件等情况下，其膜厚为数μm左右。划片TEG焊盘33成为TEG特性测量用焊盘，配置在多层配线的最上层未被钝化膜覆盖。

图4（A）表示器件形成区域32及形成在该器件形成区域32的器件焊盘34。器件形成区域32被钝化膜40覆盖。在钝化膜上形成使该器件焊盘34的一部分露出的钝化膜40的开口部40a。

如图4（A）所示，划片槽31形成在上下器件形成区域32之间，在该划片槽31的一部分区域配置划片TEG形成区域51。从划片槽上除去钝化膜40。这是因为由氮化硅膜等形成的钝化膜40硬且脆，在切割时因应力而容易产生裂纹。

在该划片TEG形成区域51的表面上形成多个划片TEG焊盘33，但在图4（A）中因为只要理解本发明的要旨即可，所以在一个划片TEG形成区域51只表示一个划片TEG焊盘33，以谋求简化。

图4（B）是图4（A）的A-A线剖面图，划片TEG焊盘33经由埋设在形成于层间绝缘膜37中的通路孔的由钨（W）等形成的插头电极35，与下层电极36连接。需要说明的是，划片TEG焊盘33经由通路孔直接与下层电极36连接的情况也较多。下层电极36以与划片TEG焊盘33相同的大小形成在层间绝缘膜38上。

图4（C）是图4（A）的B-B线剖面图。划片TEG焊盘33在同一的层间绝缘膜37上与器件焊盘34相对而形成。图4（D）是图4（A）的C-C线剖面图。