[发明专利]FPGA配置方法及系统、处理器

说明书

技术领域

本发明涉及通信技术领域，尤其涉及一种FPGA配置方法及系统、处理器。

背景技术

现场可编程门阵列（FPGA，Field Programmable Gates Array）是一种高密度现场可编程逻辑器件，其逻辑功能是通过把设计生成的数据文件配置到器件内部的静态配置数据存储器（SRAM，Static Random Access Memory）来实现的。FPGA具有可重复编程性，能灵活实现各种逻辑功能。

基于SRAM工艺的FPGA具有易失性。在FPGA芯片掉电后，SRAM中的配置数据容易丢失，因此需要外接只读存储器（ROM，Read-Only Memory）来保存其配置数据，那么在芯片上电后，就需要重新配置FPGA，即重新将配置数据载入FPGA。

现有技术中，配置FPGA的方式灵活多样，根据FPGA的芯片是否能够自己主动加载配置数据，可以将配置FPGA的方式分为主模式和从模式。在主模式中，为FPGA配置可编程只读存储器（PROM，Programmable Read-Only Memory）来保存配置数据，FPGA芯片上电后自动加载PROM中的配置数据到SRAM中；在从模式中，处理器的非易失性存储器来存储配置数据，在FPGA芯片上电后，由处理器对FPGA进行在线配置，其中，嵌入式系统中的处理器可以为微处理器（MPU，Microprocessor Unit）、微控制器（MCU，Micro Controller Unit）等，处理器中的非易失性存储器可以为电可擦可编程只读存储器（EEPROM，Electrically Erasable Programmable Read-Only Memory)或闪存（FLASH）等。

由上可见，采用主模式配置FPGA时，需要为FPGA配置PROM，因此占用了电路板面积，且成本较大，因此为了节省成本以及节省电路板面积，现有技术一般采用从模式来配置FPGA。

其中，从模式又分为从串模式和从并模式，由处理器通过同步串行接口将配置数据串行写入FPGA中的配置方式称为从串模式，在目前采用从串模式配置FPGA时，通常将处理器的通用输入/输出（GPIO，General Purpose Input Output）管脚和FPGA的串行配置管脚直接相连，如图1所示，然后再通过软件来模拟如图2所示的配置时序，处理器在需要配置FPGA时，将PROGRAM_B管脚的电平由高电平下拉为低电平，并在保持一定时间的低电平后，再由低电平上拉为高电平，以此来通知FPGA开始进行配置，FPGA检测到PROGRAM_B管脚的电平为低电平时，将INIT_B管脚的电平由高电平下拉至低电平，开始进行配置初始化操作，并在完成配置初始化后，将INIT_B管脚的电平上拉至高电平，此时处理器开始通过CCLK管脚发送模拟的同步时钟信号以及通过DIN管脚发送配置数据，FPGA根据同步时钟信号接收配置数据，若配置完成，则FPGA将DONE管脚的电平上拉至高电平，处理器检测到DONE管脚的电平为高电平后，确认配置完成。

上述从串模式实现方式相对比较简单，只要处理器控制五个GPIO管脚，按上述时序先后输出相应的逻辑电平即可。但是，由于处理器对GPIO管脚的操作时间相对比较长，这就导致模拟的同步时钟速率会比较慢，传输配置数据的速率较低，从而使得配置FPGA的耗时会比较长，也制约了系统的快速启动。

发明内容

本发明实施例提供一种FPGA配置方法及系统、处理器，用以解决现有技术在配置FPGA时，处理器模拟的同步时钟速率会比较慢，传输配置数据的速率较低，从而使得配置FPGA的耗时会比较长，制约了系统的快速启动的问题。

本发明实施例技术方案如下：