[发明专利]FPGA配置方法及系统、处理器

权利要求书

1.一种FPGA配置方法，其特征在于，处理器的串行外设接口SPI总线管脚中的SCLK管脚和现场可编程门阵列FPGA中的CCLK管脚相连，处理器的SPI总线管脚中的MOSI管脚和FPGA中的DIN管脚相连，处理器的通用输入/输出GPIO管脚中的PROGRAM_B管脚和FPGA中的PROGRAM_B管脚相连，处理器的GPIO管脚中的INIT_B管脚和FPGA中的INIT_B管脚相连，处理器的GPIO管脚中的DONE管脚和FPGA中的DONE管脚相连，所述方法包括：

所述处理器在需要配置所述FPGA时，将PROGRAM_B管脚的电平由高电平下拉至低电平，且在保持预设时长的低电平后，由低电平上拉至高电平，以通知所述FPGA进行配置初始化；

所述处理器在检测到INIT_B管脚的电平由低电平上拉至高电平时，则确认所述FPGA完成了配置初始化；

所述处理器通过所述SCLK管脚向所述FPGA发送SPI总线的同步时钟信号，以及通过所述MOSI管脚向所述FPGA发送配置数据；

所述处理器在检测到DONE管脚的电平由低电平上拉至高电平后，确认完成对所述FPGA的配置。

2.如权利要求1所述的方法，其特征在于，所述处理器通过所述MOSI管脚发送配置数据，具体包括：

所述处理器从所述FPGA的未发送的配置数据中，提取出预设数目个字节的数据；

通过所述MOSI管脚，依次发送提取出的各字节的数据；

判断是否存在未发送的配置数据；

若判断结果为是，则返回执行从所述FPGA的未发送的配置数据中，提取出预设数目个字节的数据的步骤。

3.如权利要求1所述的方法，其特征在于，还包括：

所述处理器若检测到DONE管脚的电平为低电平，且INIT_B管脚的电平再次由高电平下拉至低电平，则确认对所述FPGA配置失败。

4.如权利要求1所述的方法，其特征在于，所述处理器在通过所述SCLK管脚向所述FPGA发送SPI总线的同步时钟信号，以及通过所述MOSI管脚向所述FPGA发送配置数据之前，还包括：

所述处理器若检测到所述INIT_B管脚的电平在规定时间长度内一直为低电平，则确认对所述FPGA配置失败。

5.如权利要求1所述的方法，其特征在于，还包括：

所述处理器若检测到所述DONE管脚的电平在规定时间长度内一直为低电平，则确认对所述FPGA配置失败。

6.一种处理器，其特征在于，包括SCLK管脚、MOSI管脚、PROGRAM_B管脚、INIT_B管脚和DONE管脚，SCLK管脚和MOSI管脚为串行外设接口SPI总线管脚，PROGRAM_B管脚、INIT_B管脚和DONE管脚为通用输入/输出GPIO管脚，其中，SCLK管脚和现场可编程门阵列FPGA中的CCLK管脚相连，MOSI管脚和FPGA中的DIN管脚相连，PROGRAM_B管脚和FPGA中的PROGRAM_B管脚相连，INIT_B管脚和FPGA中的INIT_B管脚相连，DONE管脚和FPGA中的DONE管脚相连；

所述处理器还包括主控单元，用于在需要配置所述FPGA时，将PROGRAM_B管脚的电平由高电平下拉至低电平，且在保持预设时长的低电平后，由低电平上拉至高电平，以通知所述FPGA进行配置初始化；在检测到INIT_B管脚的电平由低电平上拉至高电平时，则确认所述FPGA完成了配置初始化；通过所述SCLK管脚向所述FPGA发送SPI总线的同步时钟信号，以及通过所述MOSI管脚向所述FPGA发送配置数据；在检测到DONE管脚的电平由低电平上拉至高电平后，确认完成对所述FPGA的配置。

7.如权利要求6所述的处理器，其特征在于，所述主控单元，具体用于从所述FPGA的未发送的配置数据中，提取出预设数目个字节的数据，通过所述MOSI管脚，依次发送提取出的各字节的数据，判断是否存在未发送的配置数据，若判断结果为是，则返回执行从所述FPGA的未发送的配置数据中，提取出预设数目个字节的数据的步骤。

8.如权利要求6所述的处理器，其特征在于，所述主控单元，还用于在检测到DONE管脚的电平为低电平，且INIT_B管脚的电平再次由高电平下拉至低电平时，确认对所述FPGA配置失败。