[发明专利]三维存储器装置及其制造方法

说明书

技术领域

本发明是关于高密度存储器装置，特别是有关于配置有多平面的存储单元以提供三维(3D)阵列存储器装置及其制造方法。

背景技术

随着集成电路的临界尺寸(critical dimensions)缩小到现有的存储单元技术的极限，设计者一直在寻找用于叠层多平面的存储单元的技术，以实现更大的存储容量，并实现更低的每位单位成本(costs per bit)。例如，在Johnson等人发表的“512-Mb PROM With a Three-Dimensional Array ofDiode/Anti-fuse Memory cells”IEEE J.of Solid-State Circuits，vol.38，no.11Nov.2003.文章中，交叉点阵列(cross-points array)技术已用于反熔丝存储器(anti-fuse memory)。在Johnson等人描述的设计中，在交叉点(cross-points)处的存储器元件(memory elements)提供了多层的字线与位线。存储器元件包括p+多晶硅阳极连接到字线，以及n-多晶硅阴极连接到位线，而阳极与阴极由反熔丝材料(anti-fuse material)分隔开。

在Johnson等人描述的流程中，每一存储器层需要多个临界光刻(critical lithography)步骤。因此，制造此装置所需要的临界光刻步骤的次数，须乘上实施的层数。然而临界光刻步骤是昂贵的，所以在制造集成电路时，应尽量减少使用临界光刻。因此，虽然使用3D阵列实现了较高密度的好处，但较高的制造成本，反而限制了此技术的使用。

一篇描述三维反熔丝式存储器技术的美国专利共同待审(co-pending)的申请案，此申请案于2009年4月27日申请，申请号为12/430,290，名称为“INTEGRATED CIRCUIT 3D MEMORY ARRAY ANDMANUFACTURING METHOD”，此申请案在此被纳入参考，如同已被充分阐述。

理想的三维集成电路存储器的结构，是提供具有高密度和低制造成本的结构，且包括可靠与非常小的存储器元件。

发明内容

叙述于此的集成电路上的存储器装置，包括双存储单元结构(two-cellunit structures)的三维(3D)存储器阵列，此3D存储器阵列包括可编程与可擦除电阻元件(resistance elements)。3D阵列包括多个图案化导电体层(patterned conductor layers)，而导电体层由绝缘层将之彼此分隔。在集成电路上包括存取装置阵列，配置存取装置阵列以提供存取延伸到3D阵列的个别柱体。图案化的导电体层(conductive layers)包括邻接于柱体的左侧与右侧导电体。这定义出在柱体与邻接的左侧与右侧导电体间的左侧与右侧界面区(interface region)。存储器元件提供在左侧与右侧界面区，而每一个存储器元件包括可编程与可擦除元件。如果有需要，组成还包括整流装置(rectifier)或其他开关。在此描述的例子中，可编程元件包括过渡金属氧化物，可编程元件特征为具有内建自我开关(built in self switching)，因此能提供存储器元件与开关双功能。

在此叙述的装置包括列译码电路(row decoder circuits)与行译码电路(column decoder circuits)耦接至存取装置阵列(array of access devices)，且配置以选择在导电柱阵列中的个别柱体。并且，左平面与右平面译码电路(decoding circuits)耦接至在多个图案化导电体层的左侧与右侧导电体。配置译码电路以施加偏压，进而导致在选定存储单元(selected cell)中的电流流动(current flow)，以及至未选定存储单元(unselected cell)以反转(reverse)偏压到整流装置(rectifier)。

在叙述于此的结构中，阵列的柱体能包括半导体材料，具有第一导电类型(first conductivity type)的半导体材料电气连通(electricalcommunication)于相应的存取装置。并且，左侧与右侧导电体包括具有第二导电类型的半导体材料，使得在每一存储器元件中的整流装置，包括p-n结(p-n junction)。在其他实施例中，柱体包括金属或金属与其他导体或半导体材料的组合。