[发明专利]防误触发型电源钳位ESD保护电路

说明书

技术领域

本发明涉及集成电路芯片静电放电（Electronic Static Discharge，ESD）保护技术领域，尤其涉及一种防误触发型电源钳位ESD保护电路。

背景技术

集成电路芯片的静电防护设计是保证芯片可靠工作的必备条件之一。静电冲击在生活中无处不在，随着集成电路工艺技术代的不断进步，构成电路的器件尺寸越来越小，静电冲击本身具有时间短和瞬时电流非常大的特点，在器件尺寸做小的情况下，静电冲击会在器件内部形成巨大的等效电场，把器件直接击穿，使得器件遭受不可逆的物理伤害而瘫痪。

ESD保护策略的宗旨就是在静电冲击来临的时候，为冲击带来的大量电荷提供一个低阻的泄放通路，静电电荷从低阻泄放通路泄放可以避免对内部逻辑电路造成伤害。随着工艺的进步，静电冲击对芯片逻辑电路的威胁越来越大，有效的防静电冲击设计方案的意义也就越来越突出。

芯片的ESD冲击防护设计需要考虑的因素众多，可以从器件级别来优化泄放器件的泄放性能，可以从电路级别来设计一个有效的泄放器件触发机制，让泄放器件在冲击来临时有效开启，在正常上电时严格关闭，当然，随着功率集成电路的兴起与发展，功率器件的静电防护工作也得到了研究人员的足够重视。

图1所示的电路是一种已有的ESD保护电路的示意图，该电路的泄放晶体管的开启通路和关断通路是分开的。如此一来，当冲击来临时，泄放晶体管的开启时间主要由关断通路的等效RC延迟来决定，使ESD冲击探测电阻和电容有了做小的裕度，无源电阻和电容做小一方面利于版图面积的节省，同时也是提升电路本身防止快速上电时的误触发的有效途径。然而，图1所示电路关断通路的电阻是用有源器件PMOS晶体管实现的，在集成电路工艺中，有源器件实现的电阻通常很难达到很大的阻值。为了让图1所示电路的探测电容电阻时间常数（即C1电容值和R1电阻值的乘积）真正的做小，那么需要泄放晶体管关断通路在ESD冲击下的时间延迟足够大，这样无源电容C2和C3相应的就会很大，使得图1所示结构的芯片版图面积大大增加。

发明内容

（一）要解决的技术问题

本发明要解决的技术问题是：提供一种在较小的探测电容电阻时间常数的基础上，实现ESD冲击下泄放晶体管较长的开启时间，保证保护电路在较小的版图面积下，有很强的静电电荷泄放能力、上电时很小的漏电以及对于快速上电有较强的误触发免疫能力的ESD保护电路。

（二）技术方案

为解决上述问题，本发明提供了一种防误触发型电源钳位ESD保护电路，该电路包括ESD冲击探测部件、泄放晶体管、泄放晶体管开启通路以及泄放晶体管关断通路。

所述ESD冲击探测部件包括NMOS晶体管Mcn1、Mcn2，电容C1，电阻R1；所述泄放晶体管为NMOS晶体管Mbig；所述泄放晶体管开启通路包括PMOS晶体管Mp2-1、Mp2-2、Mp3以及NMOS晶体管Mn2；所述泄放晶体管关断通路包括PMOS晶体管Mp4、Mp5、Mp6，NMOS晶体管Man1、Man2、Mbn1、Mbn2、Mn3、Mn4-1、Mn4-2，电容C2和C3。

优选地，在所述ESD冲击探测部件中，所述NMOS晶体管Mcn1的栅极与所述电容C1的下极板相连，所述电容C1的上极板与防误触发型电源钳位ESD保护电路的电源VDD相连，所述NMOS晶体管Mcn1的源极与所述电阻R1的A端相连，所述电阻R1的B端接地，所述NMOS晶体管Mcn1的漏极与所述电容C1的下极板相连，所述NMOS晶体管Mcn2的栅极与所述电容C1的下极板相连，所述NMOS晶体管Mcn2的源极与所述电阻R1的A端相连，所述NMOS晶体管Mcn2的漏极与所述防误触发型电源钳位ESD保护电路的电源VDD相连；

所述NMOS晶体管Mbig的源极接地，所述NMOS晶体管Mbig的漏极与所述防误触发型电源钳位ESD保护电路的电源VDD相连；