[发明专利]用于检测集成电路的劣化的监视系统

说明书

技术领域

本发明涉及集成电路，并且，尤其涉及用于检测半导体集成电路的劣化的监视系统。

背景技术

半导体装置被制造有增加的功能性对封装引脚计数（外部端子或I/O计数）比。这部分地是因为改善的硅管芯（die）制造技术，其允许管芯大小降低并因此半导体管芯能够被组装到相对小的封装件中。这样的改善的硅管芯制造技术导致包括许多晶体管（诸如，场效应晶体管（FET））的深亚微米半导体电路。

当跨FET的栅电极和源电极或者漏电极和源电极施加电压时，电荷产生并存储在FET中。这些电荷与所施加的电压成比例，并且如果这些电压足够大，并且被足够高频率地施加或者相对长持续时间地施加的话，FET的本征特性可能被修改。这样的本征特性包括依赖于时间的电介质击穿（TDDB）、热载流子注入（HCI）、负偏置不稳定性（NBI）以及阈值电压击穿等。当由于本征特性的改变而导致FET的性能中不可接受的改变时，包含该FET的电路被认为是受应力的或者劣化的。这样的应力化的或劣化的电路通常被取代或重新配置，然而这样的应力化的或劣化的电路可能保持未被检测到，并且如果它们继续在系统内工作，可能危害系统的性能和精度。

概述

根据本发明的一个方面，提供了一种用于检测半导体电路的应力劣化的系统，该系统包括:主半导体电路，其具有多个监视节点；放大器电路，其具有至少一个放大器输出端子和至少一个劣化测试晶体管；以及多个复用器，每一复用器具有耦接到所述劣化测试晶体管的相应电极的输出端，并且每一所述复用器具有耦接到所述监视节点中的一个监视节点以及所述放大器电路的相应节点的输入端，其中在操作中，所述复用器选择性地将所述劣化测试晶体管插入到所述主半导体电路或所述放大器电路中，从而使得在被插入到所述主半导体电路中时所述劣化测试晶体管经受所述主半导体电路中的应力劣化电压，以及在被插入到所述放大器电路中时所述输出端子处的输出信号表示所述主半导体电路的应力劣化。

附图说明

通过参考下面的优选实施例的说明以及附图，可以更好地理解本发明及其目的和优点，在附图中：

图1是根据本发明一优选实施例的用于检测集成电路的应力劣化的系统的示意性框图；

图2是根据形成图1的系统的一部分的监视电路的第一优选实施例的可配置放大器电路的示意性的电路图；

图3是根据本发明优选实施例的并且形成图1的系统的一部分的缓冲器模块的示意性的电路图；

图4是根据本发明优选实施例的并且形成图2的电路的一部分的电路的示意性的电路图；

图5是根据形成图1的系统的一部分的监视电路的第二优选实施例的可配置放大器电路的示意性的电路图；

图6是根据形成图1的系统的一部分的监视电路的第三优选实施例的可配置放大器电路的示意性的电路图；

图7是根据形成图1的系统的一部分的监视电路的第四优选实施例的可配置放大器电路的示意性的电路图；以及

图8是根据本发明一优选实施例的用于监视半导体电路的应力劣化的方法的流程图。

具体实施方式

下面结合附图提出的具体说明意图作为对本发明当前优选的实施例的说明，并不意图表示可以践行本发明的仅有的形式。应当理解，可以通过不同实施例实现相同的或等同的功能，意图将这些实施例涵盖在本发明的精神和范围内。在附图中，使用相同的附图标记来指示相同的要素。此外，术语″包括″、″包含″或其任意其它变型意图覆盖非排他性的包含，从而使得包括一系列元件或步骤的模块、电路、装置部件、结构以及方法步骤并不仅仅包括这些要素而是可以包括未明确列出的或对这样的模块、电路、装置部件或步骤固有的其它元件或步骤。在没有更多约束的情况下，由“包括一”引领的要素并不排除另外的相同的要素（包括该要素）的存在。