[发明专利]一种射频LDMOS器件及其制造方法

说明书

技术领域

本申请涉及一种半导体器件，特别是涉及一种应用于射频领域的LDMOS器件。

背景技术

射频LDMOS（横向扩散MOS晶体管）器件通常应用于大功率射频领域，例如射频基站和广播站。通常，多个射频LDMOS器件以阵列形式组合使用。因此每个射频LDMOS器件都需具有高可靠性，以免因个别器件的薄弱（例如过早击穿）而造成整个阵列毁坏。

请参阅图1，这是一种现有的射频LDMOS器件。以n型射频LDMOS器件为例，在p型重掺杂衬底1上具有p型轻掺杂外延层2。在外延层2中具有侧面接触的p型沟道掺杂区7和n型漂移区3。在沟道掺杂区7中具有n型重掺杂源区8。在漂移区3中具有n型重掺杂漏区9。在沟道掺杂区7和部分漂移区3之上依次具有栅氧化层4和多晶硅栅极5。在多晶硅栅极5的正上方、以及部分漂移区3的正上方具有连续的一块氧化硅10。在部分氧化硅10的上方具有连续的一块栅掩蔽层（G-shield）11，为金属或n型重掺杂多晶硅。栅掩蔽层11至少要相隔氧化硅10而在部分的漂移区3的上方。下沉结构12从源区8表面向下穿透源区8、沟道掺杂区7、外延层2，并抵达到衬底1之中。

在漏端9加高压时，所述射频LDMOS器件会出现副阻效应（snapback effect），这是造成器件烧坏的一个重要原因。为提高器件的可靠性，应尽量提高副阻效应发生时的漏端触发电压，这可以通过提高漏端9与衬底1之间的击穿电压、降低器件沟道电阻、降低器件击穿时的沟道电流这三种手段的一种或多种组合来实现。但当衬底1和漂移区3的掺杂浓度一旦确定，漏端9与衬底1之间的击穿电压就已经确定，不能随意调整。

发明内容

本申请所要解决的技术问题是提供一种射频LDMOS器件，可以提高副阻效应发生时的漏端触发电压，以获取高可靠性。为此，本申请还要提供所述射频LDMOS器件的制造方法。

为解决上述技术问题，本申请射频LDMOS器件具有侧面接触的沟道掺杂区与漂移区，在沟道掺杂区与漂移区的侧面接触部位的下方具有与之接触的第一阱，在漂移区远离沟道掺杂区的那一端下方具有与之接触的第二阱；所述第一阱与第二阱的掺杂类型相同，均与沟道掺杂区的掺杂类型相同，而与漂移区的掺杂类型相反。

所述射频LDMOS器件的制造方法为：先以光刻和离子注入工艺在漂移区的两端下方形成相互独立的第一阱和第二阱，第一阱和第二阱分别与漂移区的两端的底部相接触；接着在漂移区的一端侧面形成与之接触的沟道掺杂区，所述沟道掺杂区的底部还与第一阱的顶部相接触。

本申请射频LDMOS器件由于增加了沟道下方的第一阱、和漏端下方的第二阱，而具有如下优点：

其一第一阱可以在器件其它特性不变的情况下，在沟道掺杂区下面形成低阻通道，有效地降低总的沟道电阻，抑制器件的副阻效应。

其二，第一阱还会横向扩散到器件漂移区的下方，从而改善漂移区内的电场分布均匀性，产生的RESURF（Reduced SURfsce Field，减小表面电场）效应能够提高器件的漂移区击穿电压，进一步保证器件的击穿电压发生在漏极。

其三，第二阱可以适当降低漏端与衬底之间的击穿电压，保证器件击穿时绝大多数漏端电流流向衬底，而不是流向沟道，从而提高器件在副阻效应发生时的漏端触发电压。

附图说明

图1是现有的射频LDMOS器件的结构示意图；

图2a～图2h是本申请射频LDMOS器件的制造方法各步骤示意图。

图中附图标记说明：

1为衬底；2为外延层；3为漂移区；4为栅氧化层；5为多晶硅栅极；6a为第一p阱；6b为第二p阱；7为沟道掺杂区；8为源区；9为漏区；10为氧化硅；11为栅掩蔽层；12为下沉结构；20为光刻胶。

具体实施方式