[发明专利]一种大芯片曝光方法及芯片

说明书

技术领域

本发明涉及半导体器件生产领域，尤其涉及一种大芯片曝光方法及芯片。

背景技术

现有半导体器件的生产中，光刻(photoetching)是通过一系列生产步骤将晶圆表面薄膜的特定部分除去的工艺。在光刻之后，晶圆表面会留下带有微图形结构的薄膜。被除去的部分可能形状是薄膜内的孔或是残留的岛状部分。

光刻需要通过涂胶、曝光、显影定义出光刻图形，留下的光刻胶用于阻挡刻蚀或者离子注入。芯片在整个工艺生产过程中需要经过多次光刻，后续光刻层次图形必须与前层定义的图形套准。为保证后层图形与前层图形套准，前层图形必须设计对准标记，曝光机台对准系统自动扫描前层对位标记，可以精确定位前层图形位置，确保后续光刻图形与前层图形的套准精度。

曝光机台成像的大小有限制，当设计的芯片大小超出曝光机台成像大小极限后，就需要将设计图形分割开来，通过多个曝光场组合成一个大芯片。正常芯片是以单片光罩定义图形，第一次光刻是不进行对准直接曝光，依靠曝光机台的走位精度可以控制在0.01um以内，可以满足工艺的精度设计要求。大芯片需要2块以上的光罩组合定义图形，多块光罩定义的图形相接处有很高的套准精度要求。每曝光一片光罩，晶片需要进入机台一次，机台进片位置偏差控制精度约10um，如仍采用不对准的方式曝光，依靠进片位置的精度不可能满足工艺要求。传统的工艺解决方法是：设计零层光罩定义对准标记，通过光刻、刻蚀在晶片表面定义对准图形，使得整个工艺流程复杂。

发明内容

本发明提供一种大芯片曝光方法及芯片，本发明所提供的方法和装置解决现有技术中设计零层光罩定义对准标记，通过光刻、刻蚀在晶片表面定义对准图形，使得整个工艺流程复杂的问题。

本发明提供一种大芯片曝光方法，通过曝光机台曝光一由至少两块光罩组成的大芯片时，该方法包括：

在每块光罩的空余区域中确定设置对位标记的第一位置；

通过第一方法在所述第一位置形成晶片曝光对位标记；

在光刻涂胶层光刻胶的晶片上曝光所述晶片曝光对位标记，通过显影成像，每个曝光场都定义出对位标记图形，根据定义好的晶片曝光对位标记，曝光机台自动对准系统定义所述至少两块光罩的图形曝光，使所述至少两块光罩衔接形成大芯片。

更优化的方案，所述对位标记的长宽分别为0.5mm和0.5mm。

更优化的方案，所述第一方法为长膜、光刻，则所述晶片曝光对位标记为光刻胶定义的对位标记。

更优化的方案，所述晶片曝光对位标记周围设计为Dark区域。

更优化的方案，所述晶片曝光对位标记设置于所述光罩的两侧空余区域的任一侧。

本发明还提供一种大芯片，通过上述的方法生成。

上述技术方案中的一个或两个，至少具有如下技术效果：

因为现有技术中，在定义第一次光刻图形前，先定义零层图形，专门设计一片光罩定义对位标记，通过长膜、光刻、刻蚀在晶圆上定义出对位标记，再通过对位标记来定义第一层光刻图形，确保多块光罩组合的图形相接处的套准精度。而本发明所提供的方案是直接在光罩上设计对准标记，通过曝光、显影定义出对准标记，显影后接着定义多块光罩的组合大芯片图形。所以本发明所提供的方案相对于现有技术的方案而言，本发明所提供的大芯片的曝光方法可以节省零层光罩制作，在保证对准精度的同时可以节省一次长膜、光刻、刻蚀工艺流程，从而降低了大芯片曝光操作的繁杂度。

附图说明

图1为本发明实施例中一种大芯片曝光方法的流程示意图；

图2为现有技术中6英寸光罩设计规格的结构示意图；

图3为本发明实施例两块光罩衔接的示意图。

具体实施方式

现有技术中因为曝光机台成像的大小有限制，当设计的芯片大小超出曝光机台成像大小极限后，就需要将设计图形分割开来，通过多个曝光场组合成一个大芯片。正常芯片是以单片光罩定义图形，第一次光刻是不进行对准直接曝光，依靠曝光机台的走位精度可以控制在0.01um以内，可以满足工艺的精度设计要求。大芯片需要2块以上的光罩组合定义图形，多块光罩定义的图形相接处有很高的套准精度要求。每曝光一片光罩，晶片需要进入机台一次，机台进片位置偏差控制精度约10um，如仍采用不对准的方式曝光，依靠进片位置的精度不可能满足工艺要求。现有的工艺解决方法是：设计零层光罩定义对准标记，通过光刻、刻蚀在晶片表面定义对准图形，使得整个工艺流程复杂。