[发明专利]基于第三方PHY的SATA速度自协商方法及装置

说明书

技术领域

本发明涉及计算机技术领域，尤其涉及一种基于第三方PHY的SATA速度自协商方法及装置。

背景技术

SATA（Serial Advanced Technology Attachment，串行高级技术附件）控制器对于PHY（Physical Layer，物理层协议）具有OOB（out of band，带外数据）信号的检测能力，并且能够根据OOB的时序完成整个硬件初始化，硬件初始化必须在Gen1（Generation1，一代）的速率下进行，完成Gen1速率下的初始化后，对于二代以上的SATA控制器，要求能够完成从Gen1到Gen2（Generation2，二代）的速率切换，以便控制器能够进入所能支持的更高速率模式下工作。

PHY恢复出来的并行数据，通常会有50%的概率出现字节移位的情况，即数据没有对齐，而对于SATA来说，OOB信号的字节移位可能导致OOB信号检测失败，或者控制器内部对OOB信号的检测只进行了低位或者高位检测，会出现速率协商信号不匹配的情况，这样也可能导致控制器在切换低功耗模式的时候无法进入低功耗。

发明内容

本发明的主要目的是提供一种基于第三方PHY的SATA速度自协商方法及装置，旨在解决SATA和PHY之间数据传输中出现的字节非对齐及速度协商信号不匹配的问题。

本发明实施例公开了一种基于第三方PHY的SATA速度自协商方法，包括以下步骤：

接收物理层PHY恢复的并行数据，对所述并行数据进行字节对齐；

检测对齐后的所述并行数据中是否含有带外数据OOB信号；

若是，则将所述OOB信号发送至串行高级技术附件SATA控制器；

在所述SATA控制器识别所述OOB信号后，接收所述SATA控制器发送的速度选择信号，并将所述速度选择信号发送至所述PHY。

优选地，所述接收PHY恢复的并行数据，对所述并行数据进行字节对齐包括：

判断所述SATA控制器是否能够检测到所述并行数据中低位的K码；

若K码在高位，则切换至字节移位的逻辑，将当前数据的高位和下一个数据的低位进行拼接。

优选地，所述接收PHY恢复的并行数据，对所述并行数据进行字节对齐包括：

取所述并行数据起始端前八比特数据，判断所述前八比特数据是否为K码；

若否，则将所述八比特数据中高七位数据和下一个并行数据的低一位比特数据相结合，形成新的八比特数据，再次判断所述新的八比特数据是否为所述K码；循环执行，直至检测到所述K码；

将检测到所述K码之后的数据按照八比特为一组继续对所述并行数据进行取数并检测，直至将所述并行数据的各字节对齐。

优选地，所述将所述OOB信号发送至SATA控制器的步骤之前还包括：

初始化所述OOB信号，与所述SATA控制器进行握手；

握手成功后，再次接收到所述OOB信号时，切换低功耗状态至正常工作状态。

优选地，所述接收所述SATA控制器发送的速度选择信号，并将所述速度选择信号发送至所述PHY包括：

接收所述SATA控制器发送的速度选择信号，在所述PHY中存在与所述速度选择信号相匹配的分频信号时，直接将所述速度选择信号发送至所述PHY；

在所述PHY中不存在与所述速度选择信号相匹配的分频信号时，将所述速度选择信号处理成与所述PHY分频信号向匹配的速度配置信号。

本发明实施例还公开了一种基于第三方PHY的SATA速度自协商装置，包括：

数据对齐模块，用于接收PHY恢复的并行数据，对所述并行数据进行字节对齐；

逻辑检测模块，用于检测对齐后的所述并行数据中是否含有带外数据OOB信号；若是，则将所述OOB信号发送至SATA控制器；

速率重配模块，用于在所述SATA控制器识别所述OOB信号后，接收所述SATA控制器发送的速度选择信号，并将所述速度选择信号发送至所述PHY。

优选地，所述数据对齐模块还用于：

判断所述SATA控制器是否能够检测到所述并行数据中的K码或D码；

若K码在高位，则切换至字节移位逻辑，将当前数据的高位和下一个数据的低位进行拼接。

优选地，所述数据对齐模块还用于：

取所述并行数据起始端前八比特数据，判断所述前八比特数据是否为K码；