[发明专利]基于第三方PHY的SATA速度自协商方法及装置

权利要求书

1.一种基于第三方PHY的SATA速度自协商方法，其特征在于，包括以下步骤：

接收物理层PHY恢复的并行数据，对所述并行数据进行字节对齐；

检测对齐后的所述并行数据中是否含有带外数据OOB信号；

若是，则将所述OOB信号发送至串行高级技术附件SATA控制器；

在所述SATA控制器识别所述OOB信号后，接收所述SATA控制器发送的速度选择信号，并将所述速度选择信号发送至所述PHY。

2.如权利要求1所述的方法，其特征在于，所述接收PHY恢复的并行数据，对所述并行数据进行字节对齐包括：

判断所述SATA控制器是否能够检测到所述并行数据中低位的K码；

若K码在高位，则切换至字节移位的逻辑，将当前数据的高位和下一个数据的低位进行拼接。

3.如权利要求1所述的方法，其特征在于，所述接收PHY恢复的并行数据，对所述并行数据进行字节对齐包括：

取所述并行数据起始端前八比特数据，判断所述前八比特数据是否为K码；

若否，则将所述八比特数据中高七位数据和下一个并行数据的低一位比特数据相结合，形成新的八比特数据，再次判断所述新的八比特数据是否为所述K码；循环执行，直至检测到所述K码；

将检测到所述K码之后的数据按照八比特为一组继续对所述并行数据进行取数并检测，直至将所述并行数据的各字节对齐。

4.如权利要求1所述的方法，其特征在于，所述将所述OOB信号发送至SATA控制器的步骤之前还包括：

初始化所述OOB信号，与所述SATA控制器进行握手；

握手成功后，再次接收到所述OOB信号时，切换低功耗状态至正常工作状态。

5.如权利要求1所述的方法，其特征在于，所述接收所述SATA控制器发送的速度选择信号，并将所述速度选择信号发送至所述PHY包括：

接收所述SATA控制器发送的速度选择信号，在所述PHY中存在与所述速度选择信号相匹配的分频信号时，直接将所述速度选择信号发送至所述PHY； 

在所述PHY中不存在与所述速度选择信号相匹配的分频信号时，将所述速度选择信号处理成与所述PHY分频信号向匹配的速度配置信号。

6.一种基于第三方PHY的SATA速度自协商装置，其特征在于，包括：

数据对齐模块，用于接收PHY恢复的并行数据，对所述并行数据进行字节对齐；

逻辑检测模块，用于检测对齐后的所述并行数据中是否含有带外数据OOB信号；若是，则将所述OOB信号发送至SATA控制器；

速率重配模块，用于在所述SATA控制器识别所述OOB信号后，接收所述SATA控制器发送的速度选择信号，并将所述速度选择信号发送至所述PHY。

7.如权利要求6所述的装置，其特征在于，所述数据对齐模块还用于：

判断所述SATA控制器是否能够检测到所述并行数据中的K码；

若K码在高位，则切换至字节移位逻辑，将当前数据的高位和下一个数据的低位进行拼接。

8.如权利要求6所述的装置，其特征在于，所述数据对齐模块还用于：

取所述并行数据起始端前八比特数据，判断所述前八比特数据是否为K码；

若否，则将所述八比特数据中高七位数据和下一个并行数据的低一位比特数据相结合，形成新的八比特数据，再次判断所述新的八比特数据是否为所述K码；循环执行，直至检测到所述K码；

将检测到所述K码之后的数据按照八比特为一组继续对所述并行数据进行取数并检测，直至将所述并行数据的各字节对齐。

9.如权利要求6所述的装置，其特征在于，所述逻辑检测模块还用于：

初始化所述OOB信号，与所述SATA控制器进行握手；

握手成功后，再次接收到所述OOB信号时，切换低功耗状态至正常工作状态。

10.如权利要求6所述的装置，其特征在于，所述速率重配模块还用于：

接收所述SATA控制器发送的速度选择信号，在所述PHY中存在与所述速度选择信号相匹配的分频信号时，直接将所述速度选择信号发送至所述PHY； 

在所述PHY中不存在与所述速度选择信号相匹配的分频信号时，将所述速度选择信号处理成与所述PHY分频信号向匹配的速度配置信号。