[发明专利]用于存储器电路测试引擎的通用数据加扰器

说明书

技术领域

本发明的实施例总体上涉及电子设备领域，并且更具体地涉及用于存储器电路测试引擎的通用数据加扰器。

背景技术

为了提供用于计算操作的更密集的存储器，已经开发了涉及具有多个紧密耦合的存储器元件的存储器设备（其可以被称为3D堆叠存储器或堆叠存储器）的概念。

3D堆叠存储器可以包括DRAM（动态随机存取存储器）存储器元件的耦合层或封装，其可以被称为存储器堆叠。堆叠存储器可以用于在单个设备或封装中提供大量计算机存储器，其中该设备或封装还可以包括某些系统组件，诸如存储器控制器和CPU（中央处理单元）。

随着存储器设备在大小和复杂性方面增加，存在对于这样的设备的有效和高效测试的增加的需要，其中测试可以包括数据加扰以提供完整的测试。诸如ATE（自动测试设备）测试器之类的外部设备可以包括数据加扰器。

然而，堆叠存储器设备内的存储器管芯可以在设计方面变化，并且特别地，这样的存储器可以在存储器中利用的数据加扰方面变化。

附图说明

通过示例的方式而非限制的方式在附图的各图中图示本发明的实施例，在附图中，相似的附图标记指代类似的元件。

图1图示包括通用数据加扰器的堆叠存储器设备的逻辑的实施例；

图2图示提供存储器测试的包括通用数据加扰器的3D堆叠存储器的实施例；

图3是图示用于针对堆叠存储器设备的通用数据加扰的过程的实施例的流程图；

图4是利用查找表的通用数据加扰器的实施例的图示；

图5A是包括某种寄存器文件实现的通用数据加扰器的实施例的图示；

图5B是包括输入复用器和寄存器文件的通用数据加扰器的实施例的图示；

图6是包括用于针对存储器设备的通用数据加扰器的元件的装置或系统的实施例的图示；以及

图7图示了包括用于针对存储器设备的通用数据加扰器的元件的计算系统的实施例。

具体实施方式

本发明的实施例总体上涉及用于电路测试引擎的通用数据加扰器。

如本文所使用的：

“3D堆叠存储器”（其中3D指示三维）或“堆叠存储器”意指包括多个耦合的存储器层、存储器封装或其它存储器元件的计算机存储器。存储器可以垂直堆叠或水平（诸如并排）堆叠，或者以其它方式包含耦合在一起的存储器元件。特别地，堆叠存储器DRAM设备或系统可以包括具有多个DRAM层的存储器设备。堆叠存储器设备还可以包括设备中的系统元件，诸如CPU（中央处理单元）、存储器控制器和其它有关系统元件。系统层可以包括逻辑芯片或片上系统（SoC）。堆叠存储器设备可以包括用于提供管芯层之间的互连的硅通孔（TSV）。在一些实施例中，逻辑芯片可以是应用处理器或图形处理单元（GPU）。

在一些实施例中，提供了用于存储器设备的内建自测试（BIST）引擎的通用数据加扰器。

随着堆叠存储器的出现，并且具体地随着WideIO DRAM标准的出现，一个或多个DRAM晶片与SoC（片上系统）晶片或系统元件堆叠在相同封装中，其可以包括硅通孔（TSV）制造技术的使用。TSV和Wide IO DRAM（以及未来标准）的组合可以导致面积节约、平台电力节约以及性能方面的提高。

然而，堆叠存储器架构造成关于数据测试的可能后果。为了有效地测试存储器，将基于物理位置来写入数据。逻辑到物理数据映射（L2P）典型地在逻辑和物理位置之间不具有一对一关系，且一般被加扰功能支配。数据加扰功能可以在实现方面变化，从数据位的简单有线连接性重映射到需要的组合门或地址的函数的映射。高度复杂的情况是作为地址的函数的数据加扰的情况。在操作中，存储器设备可以在数据的存储中利用数据加扰。在常规设备中，数据加扰一般是根据特定数据加扰方案来硬编码的。

堆叠存储器设备包括与存储器堆叠耦合的系统元件。存储器堆叠包括一个或多个存储器管芯，其中这样的存储器管芯可以通过各种不同的制造商而制造，其中这样的制造商可以利用不同的地址加扰算法。在测试中，存在理解所存储的数据如何与物理存储器相对应的需要，其将基于用于特定DRAM存储器的数据加扰算法而变化。

在一些实施例中，存储器设备包括通用数据加扰器，其中通用数据加扰器可以用于支持用于各种不同存储器的内建自测试（BIST）操作，其中这样的存储器可以包括由不同制造商生成的存储器。在一些实施例中，通用数据加扰器可以实现多个不同加扰方程或算法。在一些实施例中，BIST和通用数据加扰器允许多种不同类型的存储器的测试。